搜索
登录注册

职位详情

岗位职责:
1. 负责CBB/Memory的生成与日常维护工作。
2. 开发并维护vcs/verdi/lint/cdc/dft/check流程相关的自动化脚本。
3. 掌握python、tcl、shell等常用脚本编程语言。

任职要求:
1. 具备硕士研究生学历,专业方向为计算机、微电子、集成电路、人工智能等相关领域。
2. 具有扎实的数字电路基础知识,熟悉Verilog/SystemVerilog设计语言。
2026-08-18 14:00
IP属地:四川成都

职位福利

硕士经验不限接受无数字前端设计师经验
企业发布信息图
智辰半导体(深圳)有限公司
天使轮 · 100-499人
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为,请立即向鱼泡直聘投诉举报投诉举报 >
下载鱼泡直聘APP

附近适合您的职位

3-6万元/月
数字前端设计师3-5年本科设计SoC3-5年数字前端设计经验有数字前端设计师经验ARM
成都 武侯区
2-4万元/月
数字前端设计师3-5年本科1-3年数字前端设计经验5年以上数字前端设计经验SoCRISC-V3-5年数字前端设计经验CPU英文读写能力Verilog/System Verilog有数字前端设计师经验ARMG
成都 武侯区
1.5-1.8万元/月
数字前端设计师经验不限硕士接受无数字前端设计师经验
成都 武侯区
3-6万元/月
数字前端设计师3-5年本科IC
成都 武侯区
3-6万元/月
数字前端设计师10年以上本科5年以上数字前端设计经验SoCCPU量产经验英文读写能力Verilog/System Verilog成功流片经验有数字前端设计师经验GPU
成都 武侯区
3-6万元/月
数字前端设计师5-10年硕士高速总线协议NOCx86RISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验ARM
成都 武侯区
1.5-2.5万元/月
数字前端设计师1-3年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
成都 武侯区
2-4万元/月
数字前端设计师3-5年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
成都 武侯区
2-3.5万元/月
数字前端设计师1-3年本科数模混合芯片ASIC高速总线协议1-3年数字前端设计经验RISC-VVerilog/System Verilog成功流片经验有数字前端设计师经验MCU
成都 郫都区