成都·武侯区
职位详情
岗位职责：
1. 承担SoC子系统的设计任务，涵盖MCU子系统、IO子系统、DRAM子系统等模块。
2. 依据架构设计方案，推进SoC整体设计落地，包括PAD/IO/CRG/DFx等方案的设计实现、SDC约束编写及Lint/DRC检查等工作。
3. 参与子系统的综合以及时序收敛，并配合完成验证与测试阶段的调试与问题排查。
任职要求：
1. 具备扎实的数字电路设计基础，拥有完整的SoC设计与项目交付经历。
2. 熟悉基于CPU的SoC设计流程，具备实际项目经验。
3. 精通AMBA总线接口协议的相关应用。
4. 了解SoC低功耗设计策略的制定或实施过程，能够独立完成UPF文件编写。
5. 具备良好的电路设计能力，掌握Verilog/SystemVerilog语言，熟悉SDC脚本编写。
6. 熟练运用主流设计工具如DC/Genus/Spyglass，具备Lint/DRC检查及相关问题修复的实际经验。
1. 承担SoC子系统的设计任务，涵盖MCU子系统、IO子系统、DRAM子系统等模块。
2. 依据架构设计方案，推进SoC整体设计落地，包括PAD/IO/CRG/DFx等方案的设计实现、SDC约束编写及Lint/DRC检查等工作。
3. 参与子系统的综合以及时序收敛，并配合完成验证与测试阶段的调试与问题排查。
任职要求：
1. 具备扎实的数字电路设计基础，拥有完整的SoC设计与项目交付经历。
2. 熟悉基于CPU的SoC设计流程，具备实际项目经验。
3. 精通AMBA总线接口协议的相关应用。
4. 了解SoC低功耗设计策略的制定或实施过程，能够独立完成UPF文件编写。
5. 具备良好的电路设计能力，掌握Verilog/SystemVerilog语言，熟悉SDC脚本编写。
6. 熟练运用主流设计工具如DC/Genus/Spyglass，具备Lint/DRC检查及相关问题修复的实际经验。
2026-07-16 12:40
IP属地：四川成都
职位福利
硕士3-5年高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
智辰半导体（深圳）有限公司
天使轮 · 100-499人
工作地址
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
附近适合您的职位
2-4万元/月
数字前端设计师3-5年本科1-3年数字前端设计经验5年以上数字前端设计经验SoCRISC-V3-5年数字前端设计经验CPU英文读写能力Verilog/System Verilog有数字前端设计师经验ARMG
成都 武侯区
3-6万元/月
数字前端设计师10年以上本科5年以上数字前端设计经验SoCCPU量产经验英文读写能力Verilog/System Verilog成功流片经验有数字前端设计师经验GPU
成都 武侯区
3-6万元/月
数字前端设计师5-10年硕士高速总线协议NOCx86RISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验ARM
成都 武侯区
1.5-2.5万元/月
数字前端设计师1-3年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
成都 武侯区
2-3.5万元/月
数字前端设计师1-3年本科数模混合芯片ASIC高速总线协议1-3年数字前端设计经验RISC-VVerilog/System Verilog成功流片经验有数字前端设计师经验MCU
成都 郫都区
收藏职位
