成都·双流区
职位详情
工作职责：
1. 负责基带/中频/传输系统IP模块的设计与开发，完成代码编写及模块交付；
2. 与系统工程师和算法工程师协作，明确模块功能定义；
3. 主导模块级方案评估、RTL编码、时序收敛、面积与功耗优化、设计规则验证等工作。
岗位要求：
1. 计算机、微电子、通信等相关专业硕士及以上学历；
2. 具备数字电路、数字通信、信号处理等领域的扎实理论基础；
3. 掌握Verilog语言，熟练使用Verdi、VCS、Spyglass等EDA工具；
4. 熟悉C/C++、Perl、Python等脚本语言；了解数字前端设计流程，有实际项目或流片经验者优先；
5. 英语CET-6，具备良好的英文技术文档阅读能力；
1. 负责基带/中频/传输系统IP模块的设计与开发，完成代码编写及模块交付；
2. 与系统工程师和算法工程师协作，明确模块功能定义；
3. 主导模块级方案评估、RTL编码、时序收敛、面积与功耗优化、设计规则验证等工作。
岗位要求：
1. 计算机、微电子、通信等相关专业硕士及以上学历；
2. 具备数字电路、数字通信、信号处理等领域的扎实理论基础；
3. 掌握Verilog语言，熟练使用Verdi、VCS、Spyglass等EDA工具；
4. 熟悉C/C++、Perl、Python等脚本语言；了解数字前端设计流程，有实际项目或流片经验者优先；
5. 英语CET-6，具备良好的英文技术文档阅读能力；
2026-07-01 12:16
IP属地：四川成都
职位福利
硕士经验不限C/C++ASIC高速总线协议VHDL1-3年数字前端设计经验RISC-V1年以内数字前端设计经验Verilog/System Verilog有数字前端设计师经验ARM
白盒子（上海）微电子科技有限公司
未融资 · 100-499人
工作地址
鱼泡安全保障
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