成都·武侯区
职位详情
工作地点：成都、杭州任选
岗位职责
1. 负责子系统或子模块的功能规格制定及微架构设计
2. 完成从微架构到RTL的逻辑编码与实现
3. 协同验证团队推进功能验证，确保功能与性能指标达成
4. 参与所负责模块的可测性设计及量产测试方案的制定
5. 配合后端团队完成模块级别的时序与功耗签核
任职要求
1. 具备3年以上IC/Soc设计相关工作经验
2. 掌握PCIe、CXL、UCIe等高速接口协议及其应用场景
3. 熟悉AMBA等主流总线协议，具备芯片内部总线互连开发经验
4. 有片上总线性能与延迟优化的实际分析经历
5. 具备基于实际布局规划开展不同拓扑结构下PPA评估的能力
6. 熟悉静态时序分析及低功耗设计方法学
岗位职责
1. 负责子系统或子模块的功能规格制定及微架构设计
2. 完成从微架构到RTL的逻辑编码与实现
3. 协同验证团队推进功能验证，确保功能与性能指标达成
4. 参与所负责模块的可测性设计及量产测试方案的制定
5. 配合后端团队完成模块级别的时序与功耗签核
任职要求
1. 具备3年以上IC/Soc设计相关工作经验
2. 掌握PCIe、CXL、UCIe等高速接口协议及其应用场景
3. 熟悉AMBA等主流总线协议，具备芯片内部总线互连开发经验
4. 有片上总线性能与延迟优化的实际分析经历
5. 具备基于实际布局规划开展不同拓扑结构下PPA评估的能力
6. 熟悉静态时序分析及低功耗设计方法学
2026-06-17 14:47
IP属地：四川成都
职位福利
本科3-5年设计SoC3-5年数字前端设计经验有数字前端设计师经验ARM
深圳佰维存储科技股份有限公司
已上市 · 1000-9999人
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
附近适合您的职位
SoC设计工程师
1.5-2.5万元/月
数字前端设计师1-3年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
成都 武侯区
SoC设计工程师
2-4万元/月
数字前端设计师3-5年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
成都 武侯区
soc设计工程师
2-4万元/月
数字前端设计师3-5年本科1-3年数字前端设计经验5年以上数字前端设计经验SoCRISC-V3-5年数字前端设计经验CPU英文读写能力Verilog/System Verilog有数字前端设计师经验ARMG
成都 武侯区
SOC设计专家
3-6万元/月
数字前端设计师10年以上本科5年以上数字前端设计经验SoCCPU量产经验英文读写能力Verilog/System Verilog成功流片经验有数字前端设计师经验GPU
成都 武侯区
高级芯片系统设计工程师
3-6万元/月
数字前端设计师5-10年硕士高速总线协议NOCx86RISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验ARM
成都 武侯区
SOC芯片设计工程师-处理器（CPU/D
2.5-3.5万元/月
数字前端设计师5-10年本科DSPRISC-VCPU高速接口量产经验英文读写能力Verilog/System Verilog有数字前端设计师经验ASIC高速总线协议VHDL5年以上数字前端设计经验x86
成都 双流区
收藏职位
