搜索
登录注册

职位详情

岗位:数字芯片设计工程师

岗位职责:
负责协议/控制类模块的方案细化与代码实现。
协同完成验证用例执行及问题排查定位。
遵循标准化流程开展质量保障活动,确保代码交付准确性。
深入理解系统应用场景与需求,实现系统与模块在PPA上的综合优化。

任职要求:
具备3年及以上协议/控制类模块相关工作经验。
熟悉数字电路设计,掌握Verilog语言规范。
熟练运用数字前端设计流程及相关工具,如RTL编码、综合等。
学习能力强,具备良好的团队协作意识与沟通协调能力。
有以太网或SWITCH领域经验者优先考虑。
2026-08-17 14:25
IP属地:四川成都

职位福利

学历不限3-5年rtlverilog芯片设计数字前端设计pt/sta
企业发布信息图
成都涌智科技有限公司
20-99人
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为,请立即向鱼泡直聘投诉举报投诉举报 >
下载鱼泡直聘APP

附近适合您的职位

2-3.5万元/月
数字前端设计师1-3年本科数模混合芯片ASIC高速总线协议1-3年数字前端设计经验RISC-VVerilog/System Verilog成功流片经验有数字前端设计师经验MCU
成都 郫都区
3-6万元/月
数字前端设计师5-10年硕士DSP5年以上数字前端设计经验前端EDA工具交换RISC-VVerilog/System Verilog有数字前端设计师经验ARMIC设计Python
成都 郫都区
3-6万元/月
数字前端设计师3-5年本科设计SoC3-5年数字前端设计经验有数字前端设计师经验ARM
成都 武侯区
2-4万元/月
数字前端设计师3-5年本科1-3年数字前端设计经验5年以上数字前端设计经验SoCRISC-V3-5年数字前端设计经验CPU英文读写能力Verilog/System Verilog有数字前端设计师经验ARMG
成都 武侯区
1.5-2万元/月
数字前端设计师经验不限硕士C/C++ASIC高速总线协议VHDL1-3年数字前端设计经验RISC-V1年以内数字前端设计经验Verilog/System Verilog有数字前端设计师经验ARM
成都 双流区
1.5-1.8万元/月
数字前端设计师经验不限硕士接受无数字前端设计师经验
成都 武侯区
3.5-5万元/月
数字前端设计师5-10年本科高速总线协议5年以上数字前端设计经验SoCVerilog/System Verilog总线方向有数字前端设计师经验SOC设计
成都 双流区
2-3万元/月
数字前端设计师5-10年本科高速总线协议5年以上数字前端设计经验SoCRISC-VCPU高速接口Verilog/System Verilog有数字前端设计师经验
成都 双流区
3-6万元/月
数字前端设计师3-5年本科IC
成都 武侯区