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一、岗位职责
1.TSN交换芯片架构设计：
- 主导TSN交换芯片的系统架构、模块划分及时序路径规划，支持IEEE802.1AS/QBv/QBu等关键协议实现；
- 设计低延迟、高可靠性的数据交换引擎，优化QoS流量调度机制。
2.RTL实现与验证:
- 使用Verilog/SystemVerilog完成TSN关键模块的RTL开发及优化；
- 构建UVM验证平台，主导功能覆盖率驱动的模块/子系统级验证。
3. 时序与功耗优化:
- 主导物理设计协同，解决高频时钟域交叉和时序收敛挑战；
- 实施功耗敏感设计策略，优化芯片能效比。
4. 协议栈协同开发:
- 联合软件团队定义芯片-驱动交互接口，支持TSN配置管理。
二、任职资格
1.学历：硕士及以上，微电子/通信工程/计算机架构相关专业。
2.经验：5-10年SoC芯片设计经验，至少2个量产级交换芯片项目完整交付经历。
3.技术能力：
- 精通数字芯片前端设计流程：RTL编码、仿真、综合、时序约束（SDC）；
- 拥有TSN/Ethernet交换芯片开发经验，熟悉交换架构（Crossbar/Shared-Buffer）；
- 熟练使用EDA工具：VCS/Xcelium（仿真）、DC/Genus（综合）、PT（时序分析）；
- 深入理解TSN协议族（802.1Qav/Qbv/Qch等）或工业实时以太网协议（Profinet,EtherCAT）。
三、优先录用条件（加分项）
- 工艺节点：28nm及以下工艺流片经验；
- 协议拓展：熟悉工业实时以太网与TSN的融合设计；
- 行业属性：熟悉轨道交通网络协议栈，熟悉相关安全合规设计要求。
1.TSN交换芯片架构设计：
- 主导TSN交换芯片的系统架构、模块划分及时序路径规划，支持IEEE802.1AS/QBv/QBu等关键协议实现；
- 设计低延迟、高可靠性的数据交换引擎，优化QoS流量调度机制。
2.RTL实现与验证:
- 使用Verilog/SystemVerilog完成TSN关键模块的RTL开发及优化；
- 构建UVM验证平台，主导功能覆盖率驱动的模块/子系统级验证。
3. 时序与功耗优化:
- 主导物理设计协同，解决高频时钟域交叉和时序收敛挑战；
- 实施功耗敏感设计策略，优化芯片能效比。
4. 协议栈协同开发:
- 联合软件团队定义芯片-驱动交互接口，支持TSN配置管理。
二、任职资格
1.学历：硕士及以上，微电子/通信工程/计算机架构相关专业。
2.经验：5-10年SoC芯片设计经验，至少2个量产级交换芯片项目完整交付经历。
3.技术能力：
- 精通数字芯片前端设计流程：RTL编码、仿真、综合、时序约束（SDC）；
- 拥有TSN/Ethernet交换芯片开发经验，熟悉交换架构（Crossbar/Shared-Buffer）；
- 熟练使用EDA工具：VCS/Xcelium（仿真）、DC/Genus（综合）、PT（时序分析）；
- 深入理解TSN协议族（802.1Qav/Qbv/Qch等）或工业实时以太网协议（Profinet,EtherCAT）。
三、优先录用条件（加分项）
- 工艺节点：28nm及以下工艺流片经验；
- 协议拓展：熟悉工业实时以太网与TSN的融合设计；
- 行业属性：熟悉轨道交通网络协议栈，熟悉相关安全合规设计要求。
2026-01-04 11:51
IP属地：河南
职位福利
本科
永城市凯思人力资源有限公司
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鱼泡安全保障
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