海淀区
职位详情
职责描述：
1. 负责根据SPEC规范设计ASIC，通常应用于处理器核心或SoC中的功能模块；
2. 基于现有IP完成定制化封装设计，或对自研IP进行功能调整与优化；
3. 协同验证团队推进相关验证工作；
任职要求：
1. 计算机、微电子、电子工程等相关专业，硕士及以上学位；
2. 熟练使用Verilog/SystemVerilog进行硬件逻辑设计；
3. 掌握逻辑综合、时序分析等基本设计流程；
4. 具备计算机体系结构知识者优先考虑；
5. 具有CPU/GPU/DSP/MCU或同类处理器开发经验，具备成功流片案例者更优；
6. 具备良好的自主学习能力、实践能力及团队合作意识。
1. 负责根据SPEC规范设计ASIC，通常应用于处理器核心或SoC中的功能模块；
2. 基于现有IP完成定制化封装设计，或对自研IP进行功能调整与优化；
3. 协同验证团队推进相关验证工作；
任职要求：
1. 计算机、微电子、电子工程等相关专业，硕士及以上学位；
2. 熟练使用Verilog/SystemVerilog进行硬件逻辑设计；
3. 掌握逻辑综合、时序分析等基本设计流程；
4. 具备计算机体系结构知识者优先考虑；
5. 具有CPU/GPU/DSP/MCU或同类处理器开发经验，具备成功流片案例者更优；
6. 具备良好的自主学习能力、实践能力及团队合作意识。
2026-05-15 12:34
IP属地：北京
职位福利
硕士1-3年DSP开发VerilogSystemVeri半导体技术FPGA开发芯片设计电路设计Synopsys
北京中科昊芯科技有限公司
A轮 · 20-99人
鱼泡安全保障
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