浦东新区
职位详情
岗位职责：
维护并优化数字电路综合流程。
完成数字电路的时序约束设定与实现。
制定timingsignoff规范，并对STA结果进行审查与确认。
生成自研EDA工具所需的timingmodel数据。
协同工作，与RTL设计工程师及数字后端工程师紧密配合，保障设计准确性与项目顺利交付。
岗位要求：
本科及以上学历，计算机工程、电子工程或相关专业。
具备2年以上数字电路综合（SynopsysDesignCompiler）以及时序约束实际经验。
精通数字电路时序分析与约束文件开发。
熟悉Verilog和SystemVerilogRTL设计语言及相关设计流程。
了解数字后端实现流程，包括ICC2、Innovus、PrimeTime等工具使用。
掌握物理设计、布局布线的基本原理。
具备DFT基本知识及其在设计中的应用要求。
熟练运用脚本语言（如Tcl、Perl）进行自动化处理。
有FPGA开发经验或高速接口设计（如DDR、PCIe、Ethernet、Serdes）背景者优先考虑。
具备良好的团队协作意识和沟通能力，能高效配合团队成员推进项目。
具备较强的故障排查能力与创新思维，善于提出有效解决方案。
具备良好的英语读写与口语能力，可与海外团队顺畅交流。
维护并优化数字电路综合流程。
完成数字电路的时序约束设定与实现。
制定timingsignoff规范，并对STA结果进行审查与确认。
生成自研EDA工具所需的timingmodel数据。
协同工作，与RTL设计工程师及数字后端工程师紧密配合，保障设计准确性与项目顺利交付。
岗位要求：
本科及以上学历，计算机工程、电子工程或相关专业。
具备2年以上数字电路综合（SynopsysDesignCompiler）以及时序约束实际经验。
精通数字电路时序分析与约束文件开发。
熟悉Verilog和SystemVerilogRTL设计语言及相关设计流程。
了解数字后端实现流程，包括ICC2、Innovus、PrimeTime等工具使用。
掌握物理设计、布局布线的基本原理。
具备DFT基本知识及其在设计中的应用要求。
熟练运用脚本语言（如Tcl、Perl）进行自动化处理。
有FPGA开发经验或高速接口设计（如DDR、PCIe、Ethernet、Serdes）背景者优先考虑。
具备良好的团队协作意识和沟通能力，能高效配合团队成员推进项目。
具备较强的故障排查能力与创新思维，善于提出有效解决方案。
具备良好的英语读写与口语能力，可与海外团队顺畅交流。
2026-05-23 12:59
IP属地：上海
职位福利
本科3-5年3-5年数字后端工程师经验有数字后端工程师经验16nm-7nm低功耗设计经验
苏州异格技术有限公司
天使轮 · 100-499人
工作地址
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
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