苏州
职位详情
岗位职责：
设计并实现数字电路后端方案，涵盖RTL编码、逻辑综合、时序分析、物理实现及布局布线流程。
负责数字电路后端流程中的时序约束制定与验证，保障设计满足功能、性能和功耗目标。
确保所实现的数字电路符合各类物理设计规范，包括DRC、LVS、EMIR以及可靠性相关规则。
参与数字电路功能一致性检查（LEC）与可靠性验证，确保设计正确无误。
协同团队中RTL设计、物理设计及验证工程师紧密配合，保障项目准确推进与顺利交付。
岗位要求：
本科及以上学历，计算机工程、电子工程或相关专业背景。
具备2年以上数字电路后端设计实践经验。
熟悉Verilog与SystemVerilog语言及其RTL设计流程。
熟练使用主流后端工具，如DC、ICC2、Innovus、PrimeTime等。
具有数字电路时序分析与时序约束生成的实际经验。
掌握物理设计与布局布线的基本原理。
了解DFT设计流程及相关实现要求。
具备Tcl、Perl等脚本语言的使用能力。
有FPGA开发经验或高速接口设计经验者优先（如DDR、PCIe、Ethernet、Serdes）。
具备良好的沟通协作能力，能与跨职能团队高效合作。
具备较强的分析问题与创新解决能力。
具备良好的英语表达与书面沟通能力，可支持与海外团队协作。
设计并实现数字电路后端方案，涵盖RTL编码、逻辑综合、时序分析、物理实现及布局布线流程。
负责数字电路后端流程中的时序约束制定与验证，保障设计满足功能、性能和功耗目标。
确保所实现的数字电路符合各类物理设计规范，包括DRC、LVS、EMIR以及可靠性相关规则。
参与数字电路功能一致性检查（LEC）与可靠性验证，确保设计正确无误。
协同团队中RTL设计、物理设计及验证工程师紧密配合，保障项目准确推进与顺利交付。
岗位要求：
本科及以上学历，计算机工程、电子工程或相关专业背景。
具备2年以上数字电路后端设计实践经验。
熟悉Verilog与SystemVerilog语言及其RTL设计流程。
熟练使用主流后端工具，如DC、ICC2、Innovus、PrimeTime等。
具有数字电路时序分析与时序约束生成的实际经验。
掌握物理设计与布局布线的基本原理。
了解DFT设计流程及相关实现要求。
具备Tcl、Perl等脚本语言的使用能力。
有FPGA开发经验或高速接口设计经验者优先（如DDR、PCIe、Ethernet、Serdes）。
具备良好的沟通协作能力，能与跨职能团队高效合作。
具备较强的分析问题与创新解决能力。
具备良好的英语表达与书面沟通能力，可支持与海外团队协作。
2026-08-18 13:43
IP属地：江苏苏州
职位福利
学历不限1-3年3-5年数字后端工程师经验有数字后端工程师经验16nm-7nmTCL低功耗设计经验
苏州异格技术有限公司
天使轮 · 100-499人
工作地址
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
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