苏州·虎丘区
职位详情
岗位职责：
负责数字电路后端实现方案的设计与开发，涵盖RTL设计、逻辑综合、时序分析、物理实现及布局布线等环节。
制定并验证数字电路实现过程中的时序约束，保障设计在功能、性能和功耗方面达到预期目标。
确保所实现的数字电路符合各类物理设计规范，包括DRC、LVS、EMIR以及可靠性相关规则。
参与数字电路功能正确性的验证工作，支持LEC比对及可靠性确认流程。
与团队中的RTL设计、物理设计及验证工程师紧密协作，共同保障设计准确性与项目顺利交付。
岗位要求：
本科及以上学历，计算机工程、电子工程或相关专业背景。
具备2年以上数字后端设计实际经验。
熟练掌握Verilog与SystemVerilog语言及其RTL设计流程。
精通主流数字后端工具链，如DC、ICC2、Innovus、PrimeTime等。
具有时序分析与约束生成的实际项目经验。
理解物理设计与布局布线的基本原理。
熟悉DFT设计基本概念及相关设计需求。
具备Tcl、Perl等脚本语言的使用能力。
有FPGA开发经验或高速接口（如DDR、PCIe、Ethernet、Serdes）设计经验者优先考虑。
具备良好的沟通协调能力，能高效融入团队协作环境。
具备较强的故障排查能力与创新思维。
具备良好的英语读写与口语交流能力，可顺畅对接海外团队。
负责数字电路后端实现方案的设计与开发，涵盖RTL设计、逻辑综合、时序分析、物理实现及布局布线等环节。
制定并验证数字电路实现过程中的时序约束，保障设计在功能、性能和功耗方面达到预期目标。
确保所实现的数字电路符合各类物理设计规范，包括DRC、LVS、EMIR以及可靠性相关规则。
参与数字电路功能正确性的验证工作，支持LEC比对及可靠性确认流程。
与团队中的RTL设计、物理设计及验证工程师紧密协作，共同保障设计准确性与项目顺利交付。
岗位要求：
本科及以上学历，计算机工程、电子工程或相关专业背景。
具备2年以上数字后端设计实际经验。
熟练掌握Verilog与SystemVerilog语言及其RTL设计流程。
精通主流数字后端工具链，如DC、ICC2、Innovus、PrimeTime等。
具有时序分析与约束生成的实际项目经验。
理解物理设计与布局布线的基本原理。
熟悉DFT设计基本概念及相关设计需求。
具备Tcl、Perl等脚本语言的使用能力。
有FPGA开发经验或高速接口（如DDR、PCIe、Ethernet、Serdes）设计经验者优先考虑。
具备良好的沟通协调能力，能高效融入团队协作环境。
具备较强的故障排查能力与创新思维。
具备良好的英语读写与口语交流能力，可顺畅对接海外团队。
2026-06-30 13:50
IP属地：江苏苏州
职位福利
学历不限1-3年3-5年数字后端工程师经验有数字后端工程师经验
苏州异格技术有限公司
天使轮 · 100-499人
工作地址
鱼泡安全保障
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