海淀区
职位详情
岗位职责:
1、负责高速图像传感器的开发与应用工作；
2、实现基于FPGA的图像预处理算法；
3、开展基于DDR3/4的图像帧存储架构设计与开发；
4、承担高速接口数据传输及相关协议的开发任务；
5、搭建基于脚本的自动化多顶层仿真环境及UVM验证平台；
6、主导机器视觉领域逻辑工程的整体架构设计。
任职要求:
1、硕士及以上学历，具备3-7年相关开发与调试经验；
2、熟练掌握FPGA开发、仿真及调试工具，能够运用其高级功能进行高效开发；
3、精通Verilog语言及其硬件实现方式，具备优良的编码习惯，代码质量高且实现效率优；
4、精通时序设计与分析技术，可独立完成项目全流程的时序约束，具有大量时序问题解决经验；
5、精通逻辑验证与测试流程，能独立构建大型工程的集成联合仿真平台；
6、精通高速收发器、PCIE及高速网络接口的设计与开发，深入理解设计细节，具备稳定化调试能力；
7、精通图像预处理技术实现，掌握基于DSP、RAM、LUT等底层资源的高性能与低功耗优化方法；
8、了解机器视觉或视频处理行业，熟悉图像传感器的工作原理。
福利待遇：八险一金、过节费、高温补贴费、年度体检、生日福利、节日礼包、工会文体活动、员工宿舍等
1、负责高速图像传感器的开发与应用工作；
2、实现基于FPGA的图像预处理算法；
3、开展基于DDR3/4的图像帧存储架构设计与开发；
4、承担高速接口数据传输及相关协议的开发任务；
5、搭建基于脚本的自动化多顶层仿真环境及UVM验证平台；
6、主导机器视觉领域逻辑工程的整体架构设计。
任职要求:
1、硕士及以上学历，具备3-7年相关开发与调试经验；
2、熟练掌握FPGA开发、仿真及调试工具，能够运用其高级功能进行高效开发；
3、精通Verilog语言及其硬件实现方式，具备优良的编码习惯，代码质量高且实现效率优；
4、精通时序设计与分析技术，可独立完成项目全流程的时序约束，具有大量时序问题解决经验；
5、精通逻辑验证与测试流程，能独立构建大型工程的集成联合仿真平台；
6、精通高速收发器、PCIE及高速网络接口的设计与开发，深入理解设计细节，具备稳定化调试能力；
7、精通图像预处理技术实现，掌握基于DSP、RAM、LUT等底层资源的高性能与低功耗优化方法；
8、了解机器视觉或视频处理行业，熟悉图像传感器的工作原理。
福利待遇：八险一金、过节费、高温补贴费、年度体检、生日福利、节日礼包、工会文体活动、员工宿舍等
2026-07-03 13:28
IP属地：北京
职位福利
硕士3-5年Verilog高速接口以太网
中国大恒(集团)有限公司北京图像视觉技术分公司
不需要融资 · 500-999人
鱼泡安全保障
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