杭州·萧山区
职位详情
【职位概述】
我们正在寻找一位资深且追求卓越的ASIC/SoC设计专家。作为核心骨干，你将负责基于RISC-V架构的高性能SoC全芯片集成工作，重点攻克CPU+NPU异构计算系统的互联与协同，此岗位需要一位拥有7年以上经验、具备从Spec定义到Tape-out全流程视野的资深工程师，同时还是Top-level质量的“守门员”，能够独立主导集成、质量管控及流程优化及部门间的沟通协调，确保芯片一次性流片成功（FirstCutWork）。
【核心职责】
1.SoC顶层集成与架构落地
l主导SoCTop-level集成，负责RISC-VCore和片上互联（Interconnect/NoC）的架构配置与优化。
l负责CPU与NPU（NeuralProcessingUnit）子系统的高效集成，解决异构计算中的数据流瓶颈、缓存一致性（Coherency）及总线仲裁问题。
l独立完成Pad-ring设计、I/OMuxing规划，以及系统复位（Reset）与时钟（Clocking）树的整体架构设计。
2.全流程设计执行(Spec-to-NetlistTapeout)
l深度参与架构定义，协同架构师将High-levelSpec转化为具体的Micro-architectureSpec和寄存器定义。
l负责RTL编码（Verilog/SystemVerilog），涵盖Top集成、关键GlueLogic及子模块设计。
l作为Front-end负责人，主导与验证（DV）、后端（PD）及软件团队的交互，解决从综合、时序收敛（TimingClosure）到后仿真的所有设计问题。
3.高质量交付与设计检查
l负责Linting、CDC(ClockDomainCrossing)、RDC(ResetDomainCrossing)的检查与清理，确保高质量（0Warning）交付。
l负责低功耗设计实现（UPF/CPF），针对AI边缘计算场景进行PowerGating和ClockGating的策略优化。
4.自动化与流程优化
l维护和优化SoC集成脚本（Python/Tcl/Makefile），提升集成效率，减少人为错误，推动设计流程自动化。
【任职要求】
1.必备条件：
l教育背景：电子工程、微电子、计算机科学或相关专业本科及以上学历。
l工作年限：7年以上ASIC/SoC前端设计经验，至少拥有2颗成功流片的SoC量产项目经验。
l核心能力：必须具备独立完成SoCTopLevelIntegration的能力（不仅限于单一IP设计）。
l技术栈要：RISC-V深度理解：熟悉RISC-V指令集架构，熟悉常见核（Xinlai，SiFive,Andes,XuanTie等）的集成与Debug。
l总线协议：精通AMBA总线协议（AXI4,AHB,APB,ACE/CHI），有Network-on-Chip(NoC)配置经验。
l异构计算：有NPU/GPU/DSP等加速器集成经验。
l工具与语言：精通Verilog/SystemVerilog；熟练使用SynopsysVCS,Verdi,SpyGlass,DesignCompiler,LEC；熟练掌握Python/Tcl/Shell脚本。
2.加分项：
l有28nm或更先进工艺节点（12nm/7nm）的设计和3DHybridBonding经验。
l熟悉高速接口集成（LPDDR5/6,PCIeGen4/5,USB）。
【我们需要的人才特质】
1.ExtremeOwnership（极致担当）：对Top层的每一个Bit负责，遇到问题不推诿，主动驱动后端和验证解决问题。
2.HighStandards（高标准）：对代码风格、文档质量和CDC报告有严苛要求，致力于成为团队的技术标杆。
我们正在寻找一位资深且追求卓越的ASIC/SoC设计专家。作为核心骨干，你将负责基于RISC-V架构的高性能SoC全芯片集成工作，重点攻克CPU+NPU异构计算系统的互联与协同，此岗位需要一位拥有7年以上经验、具备从Spec定义到Tape-out全流程视野的资深工程师，同时还是Top-level质量的“守门员”，能够独立主导集成、质量管控及流程优化及部门间的沟通协调，确保芯片一次性流片成功（FirstCutWork）。
【核心职责】
1.SoC顶层集成与架构落地
l主导SoCTop-level集成，负责RISC-VCore和片上互联（Interconnect/NoC）的架构配置与优化。
l负责CPU与NPU（NeuralProcessingUnit）子系统的高效集成，解决异构计算中的数据流瓶颈、缓存一致性（Coherency）及总线仲裁问题。
l独立完成Pad-ring设计、I/OMuxing规划，以及系统复位（Reset）与时钟（Clocking）树的整体架构设计。
2.全流程设计执行(Spec-to-NetlistTapeout)
l深度参与架构定义，协同架构师将High-levelSpec转化为具体的Micro-architectureSpec和寄存器定义。
l负责RTL编码（Verilog/SystemVerilog），涵盖Top集成、关键GlueLogic及子模块设计。
l作为Front-end负责人，主导与验证（DV）、后端（PD）及软件团队的交互，解决从综合、时序收敛（TimingClosure）到后仿真的所有设计问题。
3.高质量交付与设计检查
l负责Linting、CDC(ClockDomainCrossing)、RDC(ResetDomainCrossing)的检查与清理，确保高质量（0Warning）交付。
l负责低功耗设计实现（UPF/CPF），针对AI边缘计算场景进行PowerGating和ClockGating的策略优化。
4.自动化与流程优化
l维护和优化SoC集成脚本（Python/Tcl/Makefile），提升集成效率，减少人为错误，推动设计流程自动化。
【任职要求】
1.必备条件：
l教育背景：电子工程、微电子、计算机科学或相关专业本科及以上学历。
l工作年限：7年以上ASIC/SoC前端设计经验，至少拥有2颗成功流片的SoC量产项目经验。
l核心能力：必须具备独立完成SoCTopLevelIntegration的能力（不仅限于单一IP设计）。
l技术栈要：RISC-V深度理解：熟悉RISC-V指令集架构，熟悉常见核（Xinlai，SiFive,Andes,XuanTie等）的集成与Debug。
l总线协议：精通AMBA总线协议（AXI4,AHB,APB,ACE/CHI），有Network-on-Chip(NoC)配置经验。
l异构计算：有NPU/GPU/DSP等加速器集成经验。
l工具与语言：精通Verilog/SystemVerilog；熟练使用SynopsysVCS,Verdi,SpyGlass,DesignCompiler,LEC；熟练掌握Python/Tcl/Shell脚本。
2.加分项：
l有28nm或更先进工艺节点（12nm/7nm）的设计和3DHybridBonding经验。
l熟悉高速接口集成（LPDDR5/6,PCIeGen4/5,USB）。
【我们需要的人才特质】
1.ExtremeOwnership（极致担当）：对Top层的每一个Bit负责，遇到问题不推诿，主动驱动后端和验证解决问题。
2.HighStandards（高标准）：对代码风格、文档质量和CDC报告有严苛要求，致力于成为团队的技术标杆。
2025-12-15 14:54
IP属地：安徽
职位福利
硕士3-5年
上海聚仕达人力资源有限公司
工作地址
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
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