合肥·蜀山区
职位详情
工作职责
1. 负责常规存储单元的电路设计，包括Xdec、Ydec、HV电路、电荷泵、电平移位器及灵敏放大器等模块；
2. 承担整体芯片电路图的整合与集成工作；
3. 基于数字（Verilog）或类spice仿真工具（Finesim, XA），构建并实施模块级与全芯片级的验证环境；
4. 在版图参数提取完成后，在Verilog或近似spice环境中进行网表级仿真；
5. 协助生成用于模块级和全芯片仿真的各类测试激励向量；
6. 掌握I/O时序规范，完成时序参数的稳定性验证；
7. 开展工艺角仿真分析，提出优化方案以降低敏感度并提升性能表现；
8. 在工程样片阶段配合开展芯片调试支持工作；
9. 参与版本迭代管理及流片相关流程的推进。
工作技能
1. 具备存储类产品开发经验，有非易失性存储背景者更佳；
2. 熟悉Verilog/System Verilog语言及RTL设计流程；
3. 熟练操作芯片级Spice类仿真平台，如Finesim、Hsim、XA等工具；
4. 掌握脚本语言为加分项（Tcl, Perl, Python）；
5. 具备积极主动的工作态度，富有创新意识，拥有良好的沟通协作能力；
6. 具备较强的故障分析与问题解决能力；
7. 自我驱动性强，能够独立推进任务进展
1. 负责常规存储单元的电路设计，包括Xdec、Ydec、HV电路、电荷泵、电平移位器及灵敏放大器等模块；
2. 承担整体芯片电路图的整合与集成工作；
3. 基于数字（Verilog）或类spice仿真工具（Finesim, XA），构建并实施模块级与全芯片级的验证环境；
4. 在版图参数提取完成后，在Verilog或近似spice环境中进行网表级仿真；
5. 协助生成用于模块级和全芯片仿真的各类测试激励向量；
6. 掌握I/O时序规范，完成时序参数的稳定性验证；
7. 开展工艺角仿真分析，提出优化方案以降低敏感度并提升性能表现；
8. 在工程样片阶段配合开展芯片调试支持工作；
9. 参与版本迭代管理及流片相关流程的推进。
工作技能
1. 具备存储类产品开发经验，有非易失性存储背景者更佳；
2. 熟悉Verilog/System Verilog语言及RTL设计流程；
3. 熟练操作芯片级Spice类仿真平台，如Finesim、Hsim、XA等工具；
4. 掌握脚本语言为加分项（Tcl, Perl, Python）；
5. 具备积极主动的工作态度，富有创新意识，拥有良好的沟通协作能力；
6. 具备较强的故障分析与问题解决能力；
7. 自我驱动性强，能够独立推进任务进展
2026-09-25 12:31
IP属地：安徽合肥
职位福利
本科5-10年数字前端VerilogRTLDebug
合肥睿科微电子有限公司
20-99人
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
附近适合您的职位
合肥包河区招水电工
300-400元/天
水电工1-2人
合肥 包河区2026年09月30日 07:34
李先生
刚刚活跃
9千-1万/月
长白班药厂贴标签免费培训包吃有提成交通补助夜班补贴保险餐补高温补贴社保加班补贴五险五险一金包住20人以上日结
铜陵 铜官区 长江路2026年09月30日 07:32
康先生 · 星核企业管理有限公司昨日活跃
收藏职位
