合肥·蜀山区
职位详情
工作职责
1.负责常见内存单元的电路设计，包括Xdec、Ydec、HV电路、电荷泵、电平移位器、灵敏放大器等模块；
2.完成全芯片层级的电路图整合与集成；
3.基于数字环境（Verilog）和类spice仿真工具（Finesim、XA）构建并实现模块级及整体芯片的验证平台；
4.在Verilog或近似spice环境中，开展版图寄生参数提取后的网表级仿真；
5.协助生成用于模块级和全芯片仿真的各类测试激励向量；
6.理解I/O时序规范，并对关键时序参数进行稳定性验证；
7.针对工艺角变化进行仿真分析，提出优化方案以降低敏感度并提升电路性能；
8.在工程样片阶段配合完成芯片功能调试；
9.参与版本修订、变更管理及流片相关流程。
工作技能
1.具备存储类产品设计经验，有非易失性存储背景者优先；
2.掌握Verilog/SystemVerilog语言，熟悉RTL设计流程；
3.熟练操作芯片级Spice类仿真工具，如Finesim、Hsim、XA等；
4.熟悉脚本语言者更佳（Tcl、Perl、Python）；
5.具备积极主动的工作态度、创新意识以及良好的沟通协作能力；
6.拥有较强的故障分析与问题解决能力；
7.具备自我驱动意识，能高效推进任务执行
1.负责常见内存单元的电路设计，包括Xdec、Ydec、HV电路、电荷泵、电平移位器、灵敏放大器等模块；
2.完成全芯片层级的电路图整合与集成；
3.基于数字环境（Verilog）和类spice仿真工具（Finesim、XA）构建并实现模块级及整体芯片的验证平台；
4.在Verilog或近似spice环境中，开展版图寄生参数提取后的网表级仿真；
5.协助生成用于模块级和全芯片仿真的各类测试激励向量；
6.理解I/O时序规范，并对关键时序参数进行稳定性验证；
7.针对工艺角变化进行仿真分析，提出优化方案以降低敏感度并提升电路性能；
8.在工程样片阶段配合完成芯片功能调试；
9.参与版本修订、变更管理及流片相关流程。
工作技能
1.具备存储类产品设计经验，有非易失性存储背景者优先；
2.掌握Verilog/SystemVerilog语言，熟悉RTL设计流程；
3.熟练操作芯片级Spice类仿真工具，如Finesim、Hsim、XA等；
4.熟悉脚本语言者更佳（Tcl、Perl、Python）；
5.具备积极主动的工作态度、创新意识以及良好的沟通协作能力；
6.拥有较强的故障分析与问题解决能力；
7.具备自我驱动意识，能高效推进任务执行
2026-09-24 13:17
IP属地：安徽合肥
职位福利
本科5-10年数字前端VerilogRTLDebug
合肥睿科微电子有限公司
20-99人
工作地址
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
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