海淀区
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任职条件:
(1)具有扎实的编程功底及独立完成开发任务的能力。
(2)掌握Verilog代码编写规范与应用。
(3)熟练使用VCS、Questasim、Verilator等仿真验证工具。
(4)具备较强的沟通意识和团队合作素养。
专业要求:
微电子、计算机科学与技术及相关专业。
教育水平:
一本及以上本科毕业学历。
相关经验:
(1)有数据处理与标注实践经历者优先考虑。
(2)具备Verilog开发项目经验者优先。
(3)了解处理器架构，熟悉5级流水线、乱序多发射机制者优先。
知识技能:
(1)精通Verilog硬件描述语言，可实现模块化设计，准确描述数字电路的结构与行为逻辑。
(2)掌握Python编程语言，能辅助完成脚本开发与自动化任务。
考核目标:
(1)Verilog代码验证通过率。
拟承担工作:
(1)负责项目中Verilog代码的功能验证工作。
(2)基于Verilator、VCS等仿真平台，构建TB测试环境，对生成的RTL代码进行正确性检验。
(3)根据特定DUT需求，搭建UVM验证框架。
(4)使用SystemVerilog或高级语言编写DUT对应的Golden参考模型。
(1)具有扎实的编程功底及独立完成开发任务的能力。
(2)掌握Verilog代码编写规范与应用。
(3)熟练使用VCS、Questasim、Verilator等仿真验证工具。
(4)具备较强的沟通意识和团队合作素养。
专业要求:
微电子、计算机科学与技术及相关专业。
教育水平:
一本及以上本科毕业学历。
相关经验:
(1)有数据处理与标注实践经历者优先考虑。
(2)具备Verilog开发项目经验者优先。
(3)了解处理器架构，熟悉5级流水线、乱序多发射机制者优先。
知识技能:
(1)精通Verilog硬件描述语言，可实现模块化设计，准确描述数字电路的结构与行为逻辑。
(2)掌握Python编程语言，能辅助完成脚本开发与自动化任务。
考核目标:
(1)Verilog代码验证通过率。
拟承担工作:
(1)负责项目中Verilog代码的功能验证工作。
(2)基于Verilator、VCS等仿真平台，构建TB测试环境，对生成的RTL代码进行正确性检验。
(3)根据特定DUT需求，搭建UVM验证框架。
(4)使用SystemVerilog或高级语言编写DUT对应的Golden参考模型。
2026-05-12 12:33
IP属地：北京
职位福利
本科1-3年VerilogUVMCUP一生一芯开源芯片研究院PCIEDDR
北京远浪信息技术有限公司
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鱼泡安全保障
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