昌平区
职位详情
职位概述：
我们正在招聘一名具备丰富实践经验的FPGA工程师，全面负责从需求梳理到功能验证的FPGA设计与开发流程。您将深度参与FPGA硬件平台的核心研发工作，保障设计方案在功能实现与系统稳定性方面满足各类测试要求。
主要职责：
1. 架构与设计
熟练使用Xilinx ISE/Vivado开发环境
参与系统级需求评估，主导FPGA整体方案拟定、架构规划及模块化设计。
完成多种关键接口（如LVDS、SPI、I2C、UART、USB、以太网、EMIF、1394、DDR、SDRAM、EEPROM、ADC、DAC等）模块的设计与实现。
2. RTL编码与验证
采用Verilog语言编写可综合、易维护的RTL代码，确保代码规范性与可读性。
3. 时序与资源优化
主导FPGA时序约束设定、时序路径分析及收敛处理，解决关键路径时序瓶颈。
提升FPGA资源利用效率，优化电机控制时序、光栅定位时序、电机制动时序等核心逻辑性能。
4. 系统联调与功能测试
协同硬件团队开展板级调试，排查并解决信号完整性与电源完整性相关问题。
支持软硬件联合开发，配合其他团队完成驱动适配与系统整合。
通过自动化脚本对RTL设计进行功能覆盖与回归测试。
5. 文档编写与流程建设
撰写完整的技术文档，包括设计说明、测试报告及用户操作指南。
任职要求
必备条件：
1. 学历与经验
本科及以上学历，电子工程、微电子、通信等相关专业背景。
具备10年以上FPGA开发实战经历。
2. 技术能力
熟练掌握Verilog语言，熟悉FPGA完整开发流程（设计建模、仿真验证、综合实现、布局布线、调试优化）。
具备高速接口设计经验。
熟悉Xilinx ISE14.7主流器件（如SPARTAN6等）及其配套工具链（Xilinx ISE14.7/Vivado/Quartus）。
拥有实际的时序约束设置、静态时序分析及性能调优经验。
3. 软技能
具备良好的沟通协作能力，能够牵头解决复杂技术难题。
能熟练阅读和书写英文技术资料。
优先考虑：
具有电机控制、光栅定位、远程以太网固件升级、LVDS传输、1394总线模块等方向的FPGA算法开发经验者。
我们正在招聘一名具备丰富实践经验的FPGA工程师，全面负责从需求梳理到功能验证的FPGA设计与开发流程。您将深度参与FPGA硬件平台的核心研发工作，保障设计方案在功能实现与系统稳定性方面满足各类测试要求。
主要职责：
1. 架构与设计
熟练使用Xilinx ISE/Vivado开发环境
参与系统级需求评估，主导FPGA整体方案拟定、架构规划及模块化设计。
完成多种关键接口（如LVDS、SPI、I2C、UART、USB、以太网、EMIF、1394、DDR、SDRAM、EEPROM、ADC、DAC等）模块的设计与实现。
2. RTL编码与验证
采用Verilog语言编写可综合、易维护的RTL代码，确保代码规范性与可读性。
3. 时序与资源优化
主导FPGA时序约束设定、时序路径分析及收敛处理，解决关键路径时序瓶颈。
提升FPGA资源利用效率，优化电机控制时序、光栅定位时序、电机制动时序等核心逻辑性能。
4. 系统联调与功能测试
协同硬件团队开展板级调试，排查并解决信号完整性与电源完整性相关问题。
支持软硬件联合开发，配合其他团队完成驱动适配与系统整合。
通过自动化脚本对RTL设计进行功能覆盖与回归测试。
5. 文档编写与流程建设
撰写完整的技术文档，包括设计说明、测试报告及用户操作指南。
任职要求
必备条件：
1. 学历与经验
本科及以上学历，电子工程、微电子、通信等相关专业背景。
具备10年以上FPGA开发实战经历。
2. 技术能力
熟练掌握Verilog语言，熟悉FPGA完整开发流程（设计建模、仿真验证、综合实现、布局布线、调试优化）。
具备高速接口设计经验。
熟悉Xilinx ISE14.7主流器件（如SPARTAN6等）及其配套工具链（Xilinx ISE14.7/Vivado/Quartus）。
拥有实际的时序约束设置、静态时序分析及性能调优经验。
3. 软技能
具备良好的沟通协作能力，能够牵头解决复杂技术难题。
能熟练阅读和书写英文技术资料。
优先考虑：
具有电机控制、光栅定位、远程以太网固件升级、LVDS传输、1394总线模块等方向的FPGA算法开发经验者。
2026-06-02 13:55
IP属地：北京
职位福利
本科10年以上VHDLVerilog HDL电机控制光栅定位远程（以太网）固件升级1934总线模块
大束科技（北京）有限责任公司
A轮 · 20-99人
工作地址
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
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