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杭州·滨江区
职位详情
岗位职责：
1.依据项目前期评估结果开展FPGA器件选型工作；
2. 按照功能模块需求完成方案设计、代码开发及系统调试；
3. 结合成本控制与性能目标实施设计方案的优化调整；
4. 参与整机硬件电路联调，负责问题排查与关键指标优化；
5. 负责产品相关技术文档的编制、整理及归档管理。
任职要求：
1. 本科及以上学历，具备5年以上相关领域工作经验；
2. 熟悉各类FPGA片上资源应用，能够实现资源与性能的高效优化；
3. 精通Xilinx平台开发环境及相关仿真调试工具；熟练掌握VerilogHDL语言，熟悉时序约束、时序分析与优化方法，了解FPGA整体开发流程及仿真技术，具备独立完成编码、仿真与调试的能力；
4. 具备DDR3/4、USB3.0、GIGE、PCIe等接口的FPGA开发经历者优先考虑；
5. 有SoC架构下FPGA/ASIC设计经验，熟悉AXI总线协议者优先录用。
1.依据项目前期评估结果开展FPGA器件选型工作；
2. 按照功能模块需求完成方案设计、代码开发及系统调试；
3. 结合成本控制与性能目标实施设计方案的优化调整；
4. 参与整机硬件电路联调，负责问题排查与关键指标优化；
5. 负责产品相关技术文档的编制、整理及归档管理。
任职要求：
1. 本科及以上学历，具备5年以上相关领域工作经验；
2. 熟悉各类FPGA片上资源应用，能够实现资源与性能的高效优化；
3. 精通Xilinx平台开发环境及相关仿真调试工具；熟练掌握VerilogHDL语言，熟悉时序约束、时序分析与优化方法，了解FPGA整体开发流程及仿真技术，具备独立完成编码、仿真与调试的能力；
4. 具备DDR3/4、USB3.0、GIGE、PCIe等接口的FPGA开发经历者优先考虑；
5. 有SoC架构下FPGA/ASIC设计经验，熟悉AXI总线协议者优先录用。
2026-10-20 15:26
IP属地：浙江杭州
职位福利
本科5-10年Verilog HDLVHDL
杭州长川科技股份有限公司
已上市 · 1000-9999人
工作地址
鱼泡安全保障
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