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地点可选上海/北京
1. 封装架构设计：
依据客户芯片规格（Die尺寸、IO数量、功耗等），制定先进封装解决方案，包括CoWoS、InFO、HBM集成、3D SoIC及混合键合（Hybrid Bonding）等技术路线。
完成中介层（Interposer）、重布线层（RDL）、硅通孔（TSV）、微凸块（μBump）的结构设计与布局规划。
2. 协同设计与优化：
与客户IC设计团队协同，确定芯片与封装之间的接口定义（I/O bump map），优化信号、电源及接地分布方案。
联合内部工艺团队，反馈先进封装设计规则（Design Rule），确保设计方案匹配晶圆厂工艺能力。
3. 物理实现与验证：
利用EDA工具开展封装版图（Layout）设计工作，主导Interposer、RDL及基板层级的布局布线，完成Bumps、TSV等关键互连结构的布置与连接。
执行互连可行性分析，涵盖布线密度、间距要求、层数配置以及热膨胀系数（CTE）匹配性评估。
4. 多物理场仿真：
协助完成封装级信号完整性（SI）与电源完整性（PI）仿真，推动布局持续优化。
开展热学与力学仿真，评估多芯片堆叠带来的散热挑战及翘曲（Warpage）风险。
5. 客户支持：
面向客户提供先进封装技术培训与设计咨询服务，输出封装设计指导文档与参考流程。
协助客户完成GDS数据与封装Layout的整合，解决设计与制造环节的接口问题。
【任职要求】
学历与经验：
微电子、电子工程、物理、材料等相关专业，本科及以上学历。
具备1~20年先进封装或半导体后端设计相关工作经验。
专业技能：
拥有先进封装设计实践经验。
熟悉主流先进封装形式，如2D、2.5D Interposer、3D Stacking、HBM集成等。
熟练使用至少一种封装设计EDA工具。
理解TSV、RDL、UBM等工艺环节对封装设计的影响。
1. 封装架构设计：
依据客户芯片规格（Die尺寸、IO数量、功耗等），制定先进封装解决方案，包括CoWoS、InFO、HBM集成、3D SoIC及混合键合（Hybrid Bonding）等技术路线。
完成中介层（Interposer）、重布线层（RDL）、硅通孔（TSV）、微凸块（μBump）的结构设计与布局规划。
2. 协同设计与优化：
与客户IC设计团队协同，确定芯片与封装之间的接口定义（I/O bump map），优化信号、电源及接地分布方案。
联合内部工艺团队，反馈先进封装设计规则（Design Rule），确保设计方案匹配晶圆厂工艺能力。
3. 物理实现与验证：
利用EDA工具开展封装版图（Layout）设计工作，主导Interposer、RDL及基板层级的布局布线，完成Bumps、TSV等关键互连结构的布置与连接。
执行互连可行性分析，涵盖布线密度、间距要求、层数配置以及热膨胀系数（CTE）匹配性评估。
4. 多物理场仿真：
协助完成封装级信号完整性（SI）与电源完整性（PI）仿真，推动布局持续优化。
开展热学与力学仿真，评估多芯片堆叠带来的散热挑战及翘曲（Warpage）风险。
5. 客户支持：
面向客户提供先进封装技术培训与设计咨询服务，输出封装设计指导文档与参考流程。
协助客户完成GDS数据与封装Layout的整合，解决设计与制造环节的接口问题。
【任职要求】
学历与经验：
微电子、电子工程、物理、材料等相关专业，本科及以上学历。
具备1~20年先进封装或半导体后端设计相关工作经验。
专业技能：
拥有先进封装设计实践经验。
熟悉主流先进封装形式，如2D、2.5D Interposer、3D Stacking、HBM集成等。
熟练使用至少一种封装设计EDA工具。
理解TSV、RDL、UBM等工艺环节对封装设计的影响。
2026-05-20 14:42
IP属地：北京
职位福利
硕士经验不限封装设计封装测试
北方集成电路技术创新中心(北京)有限公司
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