成都
职位详情
岗位职责：
1. 负责以太网MAC与PHY模块的架构设计及RTL代码实现；
2. 主导模块级仿真验证平台构建、测试用例规划，协同验证团队推进功能覆盖率与代码覆盖率达标，确保设计质量符合交付标准；
3. 完成模块级时序约束制定、逻辑综合工作，配合后端团队达成时序收敛与物理实现目标；
4. 与模拟PHY团队协作，开展数模混合接口联合调试、仿真验证及问题分析，提升接口性能与协议兼容性；
5. 跟踪IEEE 802.3系列以太网协议规范演进，承担协议相关逻辑的方案设计、调试优化与持续迭代；
6. 参与芯片流片后调试、FPGA原型验证、板级测试及量产阶段异常排查，保障芯片顺利量产并稳定落地。
要求：
1. 本科及以上学历，微电子、集成电路设计、电子工程、通信工程等相关专业，具备3年以上数字IC前端设计岗位工作经验；
2. 熟练掌握Verilog/SystemVerilog硬件描述语言，熟悉数字IC全流程开发流程，包括RTL设计、仿真验证、逻辑综合、静态时序分析等关键环节；
3. 具备独立承担模块设计和技术攻关的能力，能完成从需求分析到落地实施的全流程工作，具备良好的编码规范与技术文档撰写习惯；
4. 掌握扎实的数字电路设计基础，具备时序、面积、功耗优化意识，有实际芯片流片项目经历者优先。
有以下经验者优先：
1. 具备以太网MAC或数字PHY（PCS/PMA）模块设计及成功流片经验者优先；
2. 深入理解IEEE 802.3系列以太网协议，熟悉10/100/1000M、2.5G/5G/10G BASE-T等接口标准者优先；
3. 具有PTP/IEEE 1588高精度时间同步、TSN时间敏感网络相关模块设计经验者优先；
4. 具备SerDes PHY、高速接口IP设计背景，或参与过数模混合信号芯片开发项目者优先。
1. 负责以太网MAC与PHY模块的架构设计及RTL代码实现；
2. 主导模块级仿真验证平台构建、测试用例规划，协同验证团队推进功能覆盖率与代码覆盖率达标，确保设计质量符合交付标准；
3. 完成模块级时序约束制定、逻辑综合工作，配合后端团队达成时序收敛与物理实现目标；
4. 与模拟PHY团队协作，开展数模混合接口联合调试、仿真验证及问题分析，提升接口性能与协议兼容性；
5. 跟踪IEEE 802.3系列以太网协议规范演进，承担协议相关逻辑的方案设计、调试优化与持续迭代；
6. 参与芯片流片后调试、FPGA原型验证、板级测试及量产阶段异常排查，保障芯片顺利量产并稳定落地。
要求：
1. 本科及以上学历，微电子、集成电路设计、电子工程、通信工程等相关专业，具备3年以上数字IC前端设计岗位工作经验；
2. 熟练掌握Verilog/SystemVerilog硬件描述语言，熟悉数字IC全流程开发流程，包括RTL设计、仿真验证、逻辑综合、静态时序分析等关键环节；
3. 具备独立承担模块设计和技术攻关的能力，能完成从需求分析到落地实施的全流程工作，具备良好的编码规范与技术文档撰写习惯；
4. 掌握扎实的数字电路设计基础，具备时序、面积、功耗优化意识，有实际芯片流片项目经历者优先。
有以下经验者优先：
1. 具备以太网MAC或数字PHY（PCS/PMA）模块设计及成功流片经验者优先；
2. 深入理解IEEE 802.3系列以太网协议，熟悉10/100/1000M、2.5G/5G/10G BASE-T等接口标准者优先；
3. 具有PTP/IEEE 1588高精度时间同步、TSN时间敏感网络相关模块设计经验者优先；
4. 具备SerDes PHY、高速接口IP设计背景，或参与过数模混合信号芯片开发项目者优先。
2026-06-26 13:39
IP属地：四川成都
职位福利
本科3-5年数字前端设计IP设计ASIC芯片DSP芯片PCIE芯片VCSDCSynopsysVHDL
晶晨半导体（上海）股份有限公司
已上市 · 1000-9999人
鱼泡安全保障
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