杭州·滨江区
职位详情
岗位职责：
1、承担前端设计任务，涵盖RTL代码编写、综合（Synthesis）、时序约束（SDC）以及时序验证（STA）和形式验证（Formal Verification）；
2、开展功耗评估、性能分析，并输出相关设计文档与技术报告；
3、运用Verilog/Chisel等语言进行功能仿真，协同验证人员完成模块级与系统级仿真、覆盖率统计、FPGA原型验证及芯片调试工作；
4、主导验证方案制定，构建验证环境，开发UVM/Testbench测试程序并执行验证流程，提交验证结果报告；
5、与软件、FPGA及后端团队密切协作，定位并分析设计问题，推进缺陷修复，实现芯片层级的集成、测试与调优；
6、参与芯片架构规划、规格定义和技术研讨，编写设计与验证文档，并承担内部技术分享与培训任务；
7、熟练操作主流EDA工具，用于综合、时序分析、仿真及验证环节
岗位要求：
1、电子、微电子、计算机、通信、集成电路等相关专业背景，硕士及以上学历（个别岗位可考虑本科）。
2、具备扎实的数字电路知识，精通Verilog/SystemVerilog或Chisel语言，有大型项目实践经验者优先。
3、掌握前端设计全流程（如RTL设计、综合、时序与功耗分析）及验证方法学（如UVM、覆盖率驱动验证、形式验证），能熟练使用EDA工具完成仿真与时序验证工作。
4、具有C/C++或汇编语言基础，熟悉Linux/Unix开发环境，能够编写Python、Perl、TCL等脚本提升研发效率。
5、具备较强的学习能力、问题分析与解决能力，拥有良好的团队合作意识、沟通表达能力和技术文档撰写水平；对前沿方向（如CPU微架构、AI加速技术、射频/模拟前端等）有强烈兴趣并能持续跟进。
6、了解Chisel/Scala、Java语言，掌握UVM、VMM等验证方法论，或具备FPGA原型开发经历，有处理器、PCIe、DDR、GPU、音视频编解码等IP模块开发经验者优先。
1、承担前端设计任务，涵盖RTL代码编写、综合（Synthesis）、时序约束（SDC）以及时序验证（STA）和形式验证（Formal Verification）；
2、开展功耗评估、性能分析，并输出相关设计文档与技术报告；
3、运用Verilog/Chisel等语言进行功能仿真，协同验证人员完成模块级与系统级仿真、覆盖率统计、FPGA原型验证及芯片调试工作；
4、主导验证方案制定，构建验证环境，开发UVM/Testbench测试程序并执行验证流程，提交验证结果报告；
5、与软件、FPGA及后端团队密切协作，定位并分析设计问题，推进缺陷修复，实现芯片层级的集成、测试与调优；
6、参与芯片架构规划、规格定义和技术研讨，编写设计与验证文档，并承担内部技术分享与培训任务；
7、熟练操作主流EDA工具，用于综合、时序分析、仿真及验证环节
岗位要求：
1、电子、微电子、计算机、通信、集成电路等相关专业背景，硕士及以上学历（个别岗位可考虑本科）。
2、具备扎实的数字电路知识，精通Verilog/SystemVerilog或Chisel语言，有大型项目实践经验者优先。
3、掌握前端设计全流程（如RTL设计、综合、时序与功耗分析）及验证方法学（如UVM、覆盖率驱动验证、形式验证），能熟练使用EDA工具完成仿真与时序验证工作。
4、具有C/C++或汇编语言基础，熟悉Linux/Unix开发环境，能够编写Python、Perl、TCL等脚本提升研发效率。
5、具备较强的学习能力、问题分析与解决能力，拥有良好的团队合作意识、沟通表达能力和技术文档撰写水平；对前沿方向（如CPU微架构、AI加速技术、射频/模拟前端等）有强烈兴趣并能持续跟进。
6、了解Chisel/Scala、Java语言，掌握UVM、VMM等验证方法论，或具备FPGA原型开发经历，有处理器、PCIe、DDR、GPU、音视频编解码等IP模块开发经验者优先。
2026-05-15 12:05
IP属地：浙江杭州
职位福利
本科经验不限数字前端设计IP设计SoC设计VCSVerdiVivado
深圳市新凯来技术有限公司
100-499人
工作地址
鱼泡安全保障
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