深圳·龙岗区
职位详情
岗位职责：
1、承担前端设计任务，涵盖RTL代码编写、综合（Synthesis）、时序约束（SDC）以及时序分析（STA）和形式验证（Formal Verification）；
2、开展功耗评估与性能分析，输出相关设计文档和技术报告；
3、运用Verilog/Chisel等语言实现功能仿真，协同验证人员完成模块级与系统级仿真、覆盖率统计、FPGA原型验证及芯片调试工作；
4、主导验证方案制定，构建验证环境，开发UVM/Testbench测试用例并执行验证流程，提交验证结果报告；
5、与软件、FPGA及后端团队密切配合，定位并分析设计问题，推进缺陷修复，完成芯片层级的集成、测试与调优；
6、参与芯片架构规划、规格定义及技术研讨，编制设计与验证文档，并开展内部技术分享与培训；
7、熟练操作主流EDA工具，支持综合、时序分析、仿真及验证工作的全流程实施。
岗位要求：
1、电子、微电子、计算机、通信、集成电路等相关专业背景，硕士及以上学历（部分职位可放宽至本科）。
2、具备扎实的数字电路理论知识，精通Verilog/SystemVerilog或Chisel语言，有大型项目实践经验者优先考虑。
3、掌握前端设计流程（包括RTL设计、综合、时序与功耗分析）及验证方法学（如UVM、覆盖率驱动验证、形式验证），能熟练使用EDA工具完成仿真与时序验证。
4、具有C/C++或汇编语言基础，熟悉Linux/Unix开发环境，能够编写Python、Perl、TCL等脚本提升工作效率。
5、具备较强的学习能力、逻辑思维与问题解决能力，拥有良好的团队协作意识、沟通技巧及技术文档撰写能力；对前沿技术方向（如CPU微架构、AI加速器、射频/模拟前端等）保持关注并能快速掌握。
6、了解Chisel/Scala、Java语言，熟悉UVM、VMM等验证方法论，或具备FPGA原型开发经历，有处理器、PCIe、DDR、GPU、音视频编解码等IP模块开发经验者优先。
1、承担前端设计任务，涵盖RTL代码编写、综合（Synthesis）、时序约束（SDC）以及时序分析（STA）和形式验证（Formal Verification）；
2、开展功耗评估与性能分析，输出相关设计文档和技术报告；
3、运用Verilog/Chisel等语言实现功能仿真，协同验证人员完成模块级与系统级仿真、覆盖率统计、FPGA原型验证及芯片调试工作；
4、主导验证方案制定，构建验证环境，开发UVM/Testbench测试用例并执行验证流程，提交验证结果报告；
5、与软件、FPGA及后端团队密切配合，定位并分析设计问题，推进缺陷修复，完成芯片层级的集成、测试与调优；
6、参与芯片架构规划、规格定义及技术研讨，编制设计与验证文档，并开展内部技术分享与培训；
7、熟练操作主流EDA工具，支持综合、时序分析、仿真及验证工作的全流程实施。
岗位要求：
1、电子、微电子、计算机、通信、集成电路等相关专业背景，硕士及以上学历（部分职位可放宽至本科）。
2、具备扎实的数字电路理论知识，精通Verilog/SystemVerilog或Chisel语言，有大型项目实践经验者优先考虑。
3、掌握前端设计流程（包括RTL设计、综合、时序与功耗分析）及验证方法学（如UVM、覆盖率驱动验证、形式验证），能熟练使用EDA工具完成仿真与时序验证。
4、具有C/C++或汇编语言基础，熟悉Linux/Unix开发环境，能够编写Python、Perl、TCL等脚本提升工作效率。
5、具备较强的学习能力、逻辑思维与问题解决能力，拥有良好的团队协作意识、沟通技巧及技术文档撰写能力；对前沿技术方向（如CPU微架构、AI加速器、射频/模拟前端等）保持关注并能快速掌握。
6、了解Chisel/Scala、Java语言，熟悉UVM、VMM等验证方法论，或具备FPGA原型开发经历，有处理器、PCIe、DDR、GPU、音视频编解码等IP模块开发经验者优先。
2025-09-11 17:07
IP属地：广东深圳
职位福利
本科经验不限数字前端设计IP设计SoC设计VerdiVCSVerilog HDLVivado
深圳市新凯来技术有限公司
100-499人
工作地址
鱼泡安全保障
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