深圳·南山区
职位详情
岗位职责
1. 负责可见光工业视觉FPGA方案开发，完成MIPI/LVDS/GigE Vision等图像接口的RTL设计、仿真与上板调试。
2. 实现基础图像预处理硬件化（缩放、裁剪、拜耳插值、白平衡、简单卷积滤波），完成DDR2/DDR3帧缓存、AXI4总线数据通路设计。
3. 负责FPGA全流程开发：需求拆解、芯片选型（优先安路，兼容赛灵思中低端）、时序约束、综合实现，解决板级调试中的时序/信号完整性问题。
4. 配合硬件工程师完成视觉板卡联调，对接深圳本地客户，完成小批量定制开发与现场技术支持。
5. 编写设计文档、测试报告，维护项目版本，复盘技术问题并形成可复用方案。
任职要求
基础要求
1. 电子、通信、微电子、自动化等相关专业，本科及以上学历，2年及以上FPGA实际项目开发经验。
2. 精通Verilog HDL，熟练使用安路（EG/EL系列，优先）或赛灵思中低端（Artix/Kintex系列）FPGA及对应开发工具（TD/FD/Vivado） ，能独立完成RTL编码、仿真、综合与实现。
3. 掌握时序分析、时钟架构设计、跨时钟域（CDC）处理、异步FIFO设计，能独立解决Setup/Hold时序违例问题。
4. 具备板级调试能力，熟练使用逻辑分析仪、示波器、SignalTap/ChipScope等工具排查硬件与逻辑问题。
核心匹配要求（按优先级排序）
1. 有MIPI/LVDS/GigE Vision高速图像接口开发经验，做过工业视觉/视频采集类FPGA项目者优先。
2. 熟悉DDR2/DDR3控制器使用、AXI4总线协议，有帧缓存、高速数据通路设计经验。
3. 有图像预处理（缩放、拜耳插值、白平衡等）硬件化开发经验者优先。
4. 有深圳本地工业客户现场技术支持经验者优先。
5. 同时熟悉安路+赛灵思开发流程，或有国产FPGA项目落地经验者，优先考虑。
1. 负责可见光工业视觉FPGA方案开发，完成MIPI/LVDS/GigE Vision等图像接口的RTL设计、仿真与上板调试。
2. 实现基础图像预处理硬件化（缩放、裁剪、拜耳插值、白平衡、简单卷积滤波），完成DDR2/DDR3帧缓存、AXI4总线数据通路设计。
3. 负责FPGA全流程开发：需求拆解、芯片选型（优先安路，兼容赛灵思中低端）、时序约束、综合实现，解决板级调试中的时序/信号完整性问题。
4. 配合硬件工程师完成视觉板卡联调，对接深圳本地客户，完成小批量定制开发与现场技术支持。
5. 编写设计文档、测试报告，维护项目版本，复盘技术问题并形成可复用方案。
任职要求
基础要求
1. 电子、通信、微电子、自动化等相关专业，本科及以上学历，2年及以上FPGA实际项目开发经验。
2. 精通Verilog HDL，熟练使用安路（EG/EL系列，优先）或赛灵思中低端（Artix/Kintex系列）FPGA及对应开发工具（TD/FD/Vivado） ，能独立完成RTL编码、仿真、综合与实现。
3. 掌握时序分析、时钟架构设计、跨时钟域（CDC）处理、异步FIFO设计，能独立解决Setup/Hold时序违例问题。
4. 具备板级调试能力，熟练使用逻辑分析仪、示波器、SignalTap/ChipScope等工具排查硬件与逻辑问题。
核心匹配要求（按优先级排序）
1. 有MIPI/LVDS/GigE Vision高速图像接口开发经验，做过工业视觉/视频采集类FPGA项目者优先。
2. 熟悉DDR2/DDR3控制器使用、AXI4总线协议，有帧缓存、高速数据通路设计经验。
3. 有图像预处理（缩放、拜耳插值、白平衡等）硬件化开发经验者优先。
4. 有深圳本地工业客户现场技术支持经验者优先。
5. 同时熟悉安路+赛灵思开发流程，或有国产FPGA项目落地经验者，优先考虑。
2026-06-12 13:52
IP属地：广东
职位福利
本科3-5年VerilogFPGA开发/验证经验
深圳市他山宇科技有限公司
A轮 · 0-20人
工作地址
鱼泡安全保障
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