杭州·上城区
职位详情
核心职责
- SystemVerilog/UVM 可重用 Testbench & 自动化脚本
- PCIe/DDR/Ethernet 等高速接口 IP 功能、性能、兼容性
- 覆盖率达标、回归 green、按期 tape-out
- 指导初级工程师，持续优化验证流程与工具链
必备条件
- 5+ 年 ASIC/SoC 验证经验，至少一次完整项目 tape-out
- 精通 SystemVerilog + UVM，熟悉 Python/Perl 自动化
- 熟悉常用高速协议（PCIe/DDR/Ethernet 任一即可）
加分项
- 网络交换芯片背景
- 项目管理或团队 lead 经验
教育
- 电子/计算机等相关专业本科及以上
语言与软技能
- 英语读写流畅；跨部门沟通、自我驱动、细节导向
- SystemVerilog/UVM 可重用 Testbench & 自动化脚本
- PCIe/DDR/Ethernet 等高速接口 IP 功能、性能、兼容性
- 覆盖率达标、回归 green、按期 tape-out
- 指导初级工程师，持续优化验证流程与工具链
必备条件
- 5+ 年 ASIC/SoC 验证经验，至少一次完整项目 tape-out
- 精通 SystemVerilog + UVM，熟悉 Python/Perl 自动化
- 熟悉常用高速协议（PCIe/DDR/Ethernet 任一即可）
加分项
- 网络交换芯片背景
- 项目管理或团队 lead 经验
教育
- 电子/计算机等相关专业本科及以上
语言与软技能
- 英语读写流畅；跨部门沟通、自我驱动、细节导向
2026-05-21 13:05
IP属地：广东
职位福利
本科5-10年
深圳市思优普科技有限公司
工作地址
鱼泡安全保障
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