杭州·西湖区
职位详情
岗位职责：
1.负责数字集成电路前端设计，包括RTL编码、功能验证、综合及形式验证
2.参与芯片架构定义与模块划分，编写设计文档和验证计划
3.配合后端团队完成时序收敛、功耗分析与物理实现支持
4.协同验证工程师搭建UVM验证平台，定位并修复设计缺陷
5.支持FPGA原型验证及芯片回片测试，保障设计交付质量
任职要求：
1. 熟悉Verilog/VHDL语言及数字电路设计流程，掌握Synopsys/Cadence前端工具链
2.具备扎实的计算机体系结构与信号处理基础知识
3.有ASIC/FPGA项目经验者优先，熟悉AMBA总线协议者加分
4.良好的英文读写能力，能独立阅读技术文档与IP手册
5.逻辑清晰、责任心强，具备跨团队协作与问题闭环能力
1.负责数字集成电路前端设计，包括RTL编码、功能验证、综合及形式验证
2.参与芯片架构定义与模块划分，编写设计文档和验证计划
3.配合后端团队完成时序收敛、功耗分析与物理实现支持
4.协同验证工程师搭建UVM验证平台，定位并修复设计缺陷
5.支持FPGA原型验证及芯片回片测试，保障设计交付质量
任职要求：
1. 熟悉Verilog/VHDL语言及数字电路设计流程，掌握Synopsys/Cadence前端工具链
2.具备扎实的计算机体系结构与信号处理基础知识
3.有ASIC/FPGA项目经验者优先，熟悉AMBA总线协议者加分
4.良好的英文读写能力，能独立阅读技术文档与IP手册
5.逻辑清晰、责任心强，具备跨团队协作与问题闭环能力
2026-03-30 13:12
IP属地：浙江
职位福利
本科3-5年有数字前端设计师经验ASIC
工作地址
鱼泡安全保障
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