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职位职责
1. 参与芯片Floor Plan的评估与整体布局规划，主导PAD位置安排及电源线布线的设计与验证工作。
2. 独立承担定制类存储单元（如NAND Flash）的版图设计任务，具体包括：
- 依据Design Rule文档完成Cell内部结构设计，搭建Mini Array；
- 开发存储单元外围配套模块。
3. 运用Virtuoso开展模块级别版图设计，优化布线方案、匹配特性、ESD防护和抗Latch-up能力，并向电路端反馈可改进问题。
4. 主导PDK的开发与技术评估，建立PDK/PCELL，撰写工艺相关文件（如tf/map/display）。
5. 编制calibre DRC LVS命令脚本。
6. 搭建并维护版图设计平台环境，编写自动化工具脚本（Shell/Python/Skill等），提升团队设计效率。
7. 全程支持芯片Tape-out各环节，保障版图输出满足流片规范要求。
8. 负责版图设计团队的日常管理与任务协调。
任职要求
1. 本科或以上学历，微电子、电子工程、物理等相关专业背景；
2. 拥有10年以上版图设计工作经验，精通Virtuoso工具及全定制设计流程；
3. 具备NAND Flash版图设计实践经历，能够从底层Cell出发独立完成Array构建；
4. 熟悉PDK开发流程，具备DRC/LVS规则文件编写能力（必须具有Calibre验证经验）；
5. 熟练掌握至少一种脚本语言（Python/Perl/Skill/Shell等），具备脚本化自动化开发能力；
6. 有先进工艺节点（如28nm及以下）项目经验者优先考虑，了解P&R流程者更具优势。
1. 参与芯片Floor Plan的评估与整体布局规划，主导PAD位置安排及电源线布线的设计与验证工作。
2. 独立承担定制类存储单元（如NAND Flash）的版图设计任务，具体包括：
- 依据Design Rule文档完成Cell内部结构设计，搭建Mini Array；
- 开发存储单元外围配套模块。
3. 运用Virtuoso开展模块级别版图设计，优化布线方案、匹配特性、ESD防护和抗Latch-up能力，并向电路端反馈可改进问题。
4. 主导PDK的开发与技术评估，建立PDK/PCELL，撰写工艺相关文件（如tf/map/display）。
5. 编制calibre DRC LVS命令脚本。
6. 搭建并维护版图设计平台环境，编写自动化工具脚本（Shell/Python/Skill等），提升团队设计效率。
7. 全程支持芯片Tape-out各环节，保障版图输出满足流片规范要求。
8. 负责版图设计团队的日常管理与任务协调。
任职要求
1. 本科或以上学历，微电子、电子工程、物理等相关专业背景；
2. 拥有10年以上版图设计工作经验，精通Virtuoso工具及全定制设计流程；
3. 具备NAND Flash版图设计实践经历，能够从底层Cell出发独立完成Array构建；
4. 熟悉PDK开发流程，具备DRC/LVS规则文件编写能力（必须具有Calibre验证经验）；
5. 熟练掌握至少一种脚本语言（Python/Perl/Skill/Shell等），具备脚本化自动化开发能力；
6. 有先进工艺节点（如28nm及以下）项目经验者优先考虑，了解P&R流程者更具优势。
2026-07-01 15:07
IP属地：北京
职位福利
本科5-10年模拟版图设计版图布局规划CMOS工艺存储器LDOBandgapVerilog HDLTCLFlash
联和存储科技（江苏）有限公司
B轮 · 20-99人
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