闵行区
职位详情
职位职责
1. 参与芯片Floor Plan的评估与整体布局规划，主导PAD位置设计及电源线布线方案的设计与验证工作。
2. 独立承担定制化存储单元（如NAND Flash）的版图实现，具体包括：
- 依据Design Rule文档完成Cell内部结构设计，搭建Mini Array；
- 开发存储单元外围配套模块。
3. 基于Virtuoso平台开展模块级版图设计，优化布线策略、匹配精度、ESD防护和抗Latch-up能力，并向电路端反馈可改进问题。
4. 主导PDK的开发与技术评估，建立PDK/PCELL库，撰写工艺相关文件（如tf/map/display配置）。
5. 编制calibre DRC与LVS的commandfile脚本文件。
6. 搭建并维护版图设计环境，开发自动化工具脚本（Shell/Python/Skill等），提升团队设计效率。
7. 全程支持芯片Tape-out流程，保障版图成果满足流片规范要求。
8. 负责版图设计团队的技术管理与任务协调。
任职要求
1. 本科及以上学历，微电子、电子工程、物理等相关专业背景；
2. 拥有10年以上版图设计工作经验，精通Virtuoso工具及Full Custom设计流程；
3. 具备NAND Flash版图设计实战经验，能够从Cell底层独立完成Array结构搭建；
4. 熟悉PDK开发流程，具备DRC/LVS规则文件编写能力（必须具有Calibre验证实际经验）；
5. 掌握至少一种脚本语言（Python/Perl/Skill/Shell等），具备自动化脚本开发能力；
6. 有先进工艺节点（如28nm及以下）项目经验者优先，了解P&R流程者更具优势。
1. 参与芯片Floor Plan的评估与整体布局规划，主导PAD位置设计及电源线布线方案的设计与验证工作。
2. 独立承担定制化存储单元（如NAND Flash）的版图实现，具体包括：
- 依据Design Rule文档完成Cell内部结构设计，搭建Mini Array；
- 开发存储单元外围配套模块。
3. 基于Virtuoso平台开展模块级版图设计，优化布线策略、匹配精度、ESD防护和抗Latch-up能力，并向电路端反馈可改进问题。
4. 主导PDK的开发与技术评估，建立PDK/PCELL库，撰写工艺相关文件（如tf/map/display配置）。
5. 编制calibre DRC与LVS的commandfile脚本文件。
6. 搭建并维护版图设计环境，开发自动化工具脚本（Shell/Python/Skill等），提升团队设计效率。
7. 全程支持芯片Tape-out流程，保障版图成果满足流片规范要求。
8. 负责版图设计团队的技术管理与任务协调。
任职要求
1. 本科及以上学历，微电子、电子工程、物理等相关专业背景；
2. 拥有10年以上版图设计工作经验，精通Virtuoso工具及Full Custom设计流程；
3. 具备NAND Flash版图设计实战经验，能够从Cell底层独立完成Array结构搭建；
4. 熟悉PDK开发流程，具备DRC/LVS规则文件编写能力（必须具有Calibre验证实际经验）；
5. 掌握至少一种脚本语言（Python/Perl/Skill/Shell等），具备自动化脚本开发能力；
6. 有先进工艺节点（如28nm及以下）项目经验者优先，了解P&R流程者更具优势。
2026-06-26 12:44
IP属地：上海
职位福利
本科5-10年模拟版图设计版图布局规划CMOS工艺存储器LDOBandgapVerilog HDLTCLFlash
联和存储科技（江苏）有限公司
B轮 · 20-99人
工作地址
鱼泡安全保障
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