西安
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核心职责
RTL设计与实现：采用Verilog/VHDL/SystemVerilog完成数字模块的开发，涵盖处理器、总线接口、DSP单元等功能单元。
协议与架构分析：掌握AMBA（AXI/AHB/APB）、PCIe、DDR等主流总线规范，参与芯片整体架构方案制定。
功能验证协同：配合验证团队制定测试策略，通过仿真手段（如UVM）保障设计功能正确性。
低功耗设计：运用时钟门控、电源门控、多电压域等技术实现功耗优化目标。
时序与面积优化：利用流水线设计、状态机精简、逻辑压缩等方式达成PPA（功耗-性能-面积）指标要求。
IP集成：整合第三方IP核（如ARM核、SerDes PHY），完成协议对接与数据路径融合。
2. 技术栈要求
语言与工具：
HDL：熟练使用Verilog（主要）、VHDL、SystemVerilog（兼顾设计与验证）。
仿真工具：熟悉VCS（Synopsys）、Xcelium（Cadence）、Questa（Mentor）等主流仿真环境。
综合与时序分析：掌握Design Compiler（DC）、PrimeTime（PT）进行综合与静态时序评估。
脚本能力：具备Python/Perl/TCL编写能力，支持自动化任务（如代码生成、回归测试执行）。
关键技能：
时序分析：能够设定并解决建立时间、保持时间相关的时序约束问题。
EDA工具链：了解Vivado/Quartus（用于FPGA原型验证）、Formality（用于形式验证）的使用流程。
总线与接口：深入理解AXI Stream、I2C/SPI/UART等低速接口的时序特性与实现机制。
RTL设计与实现：采用Verilog/VHDL/SystemVerilog完成数字模块的开发，涵盖处理器、总线接口、DSP单元等功能单元。
协议与架构分析：掌握AMBA（AXI/AHB/APB）、PCIe、DDR等主流总线规范，参与芯片整体架构方案制定。
功能验证协同：配合验证团队制定测试策略，通过仿真手段（如UVM）保障设计功能正确性。
低功耗设计：运用时钟门控、电源门控、多电压域等技术实现功耗优化目标。
时序与面积优化：利用流水线设计、状态机精简、逻辑压缩等方式达成PPA（功耗-性能-面积）指标要求。
IP集成：整合第三方IP核（如ARM核、SerDes PHY），完成协议对接与数据路径融合。
2. 技术栈要求
语言与工具：
HDL：熟练使用Verilog（主要）、VHDL、SystemVerilog（兼顾设计与验证）。
仿真工具：熟悉VCS（Synopsys）、Xcelium（Cadence）、Questa（Mentor）等主流仿真环境。
综合与时序分析：掌握Design Compiler（DC）、PrimeTime（PT）进行综合与静态时序评估。
脚本能力：具备Python/Perl/TCL编写能力，支持自动化任务（如代码生成、回归测试执行）。
关键技能：
时序分析：能够设定并解决建立时间、保持时间相关的时序约束问题。
EDA工具链：了解Vivado/Quartus（用于FPGA原型验证）、Formality（用于形式验证）的使用流程。
总线与接口：深入理解AXI Stream、I2C/SPI/UART等低速接口的时序特性与实现机制。
2026-04-25 14:55
IP属地：陕西西安
职位福利
本科3-5年模块级验证子系统级验证芯片级验证系统级验证FPGA芯片Verilog HDL
中软国际科技服务有限公司
已上市 · 10000人以上
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鱼泡安全保障
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