西安·雁塔区
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1）掌握数字电路设计与验证流程，熟悉 SystemVerilog 语言特性（包括类、随机化、断言等）；熟练运用 UVM 验证方法学，理解其核心结构（如 agent、sequencer、driver、monitor、scoreboard）；
2）能够基于 UVM 构建模块级或子系统级测试环境，具备独立开发 sequence 和 transaction 类的能力；
3）了解功能覆盖率（functional coverage）与代码覆盖率（code coverage）的统计与分析方法；
4）具备基础仿真调试技能（如波形观察、日志解析），熟悉 Questasim 等常用仿真工具；
5）具有实际 UVM 项目实践经历者优先考虑。
2）能够基于 UVM 构建模块级或子系统级测试环境，具备独立开发 sequence 和 transaction 类的能力；
3）了解功能覆盖率（functional coverage）与代码覆盖率（code coverage）的统计与分析方法；
4）具备基础仿真调试技能（如波形观察、日志解析），熟悉 Questasim 等常用仿真工具；
5）具有实际 UVM 项目实践经历者优先考虑。
2026-04-25 14:56
IP属地：陕西西安
职位福利
本科3-5年VerilogIC验证电路设计SystemVerilog语言UVM 项目经验
中软国际科技服务有限公司
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