成都·武侯区
职位详情
岗位职责
1. 落实前端Lint/CDC/RDC sign off流程与策略，合理推进项目交付进度；
2. 开展DC/FM/vclp/PT等工具运行并汇总相关数据，实施PPA优化的尝试性任务；
3. 承担模块级SDC、综合、形式验证、低功耗实现工作，并完成SDC与网表部分的质量审查；
4. 参与SYN/STA/Formal等流程脚本的调整与日常维护；
5. 协调芯片前后端在模块层级的技术对接，保障跨环节协作顺畅。
任职要求
1．具备电子工程、通信工程、微电子、集成电路等相关专业本科或硕士背景；
2．熟悉sdc、综合、形式验证、低功耗检查、STA签核等基本流程与技术要点；
3．掌握主流电路设计架构，了解DFT及低功耗设计方案；
4．熟悉主流SYN/STA/Formal/low power check等时序分析与实现工具的应用；
5．能熟练运用Shell/Tcl/Perl/Python等脚本语言进行定制化脚本开发；
6．有DC/FM/PT等EDA工具使用经验，具备verilog电路设计背景者优先考虑；
7．具备主动思考与规划能力，沟通良好，富有团队合作意识，可高效开展跨团队协同。
1. 落实前端Lint/CDC/RDC sign off流程与策略，合理推进项目交付进度；
2. 开展DC/FM/vclp/PT等工具运行并汇总相关数据，实施PPA优化的尝试性任务；
3. 承担模块级SDC、综合、形式验证、低功耗实现工作，并完成SDC与网表部分的质量审查；
4. 参与SYN/STA/Formal等流程脚本的调整与日常维护；
5. 协调芯片前后端在模块层级的技术对接，保障跨环节协作顺畅。
任职要求
1．具备电子工程、通信工程、微电子、集成电路等相关专业本科或硕士背景；
2．熟悉sdc、综合、形式验证、低功耗检查、STA签核等基本流程与技术要点；
3．掌握主流电路设计架构，了解DFT及低功耗设计方案；
4．熟悉主流SYN/STA/Formal/low power check等时序分析与实现工具的应用；
5．能熟练运用Shell/Tcl/Perl/Python等脚本语言进行定制化脚本开发；
6．有DC/FM/PT等EDA工具使用经验，具备verilog电路设计背景者优先考虑；
7．具备主动思考与规划能力，沟通良好，富有团队合作意识，可高效开展跨团队协同。
2026-05-22 14:18
IP属地：四川成都
职位福利
硕士经验不限电路设计VerilogPerlPython
智辰半导体（深圳）有限公司
天使轮 · 100-499人
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