深圳·福田区
职位详情
岗位职责：
1. 负责寄存器与中断的生成及日常维护工作。
2. 承担IP模块代码的集成任务。
3. 开发并维护vcs/verdi/lint/cdc/dft/check流程相关脚本。
任职要求：
1. 具备硕士学历，专业方向为计算机、微电子、集成电路、人工智能等相关领域。
2. 掌握数字电路设计基础知识，熟悉Verilog/SystemVerilog语言。
3. 熟练使用python、tcl、shell等脚本编程语言。
1. 负责寄存器与中断的生成及日常维护工作。
2. 承担IP模块代码的集成任务。
3. 开发并维护vcs/verdi/lint/cdc/dft/check流程相关脚本。
任职要求：
1. 具备硕士学历，专业方向为计算机、微电子、集成电路、人工智能等相关领域。
2. 掌握数字电路设计基础知识，熟悉Verilog/SystemVerilog语言。
3. 熟练使用python、tcl、shell等脚本编程语言。
2026-06-26 13:15
IP属地：广东深圳
职位福利
硕士经验不限电路设计ShellVerilog
智辰半导体（深圳）有限公司
天使轮 · 100-499人
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