职位详情
岗位职责
1、 负责核心模块/子系统/技术专项的规划与设计,涵盖目标设定及方案、架构和整体设计工作。
2、 主导数字IP的技术规格制定,完成IP的SPEC撰写;
3、 组织并推进数字IP层级的电路设计及开发交付任务;
4、 承担数字IP相关数据手册的技术文档编写与版本更新工作。
岗位要求
1、 本科及以上学历,具备八年以上ASIC设计工作经验;
2、 深入掌握芯片研发流程,熟悉RTL综合、STA时序分析、Power功耗分析与优化,了解电路物理实现过程,拥有多个芯片项目完整开发周期经验,并具备解决复杂技术问题的能力;
3、 精通至少一项复杂IP协议(PCIE/ETH/AMBA总线/ARM/RISC-V/DDR/MIPI/NOC/SERDES等),并具备实际IP设计与开发经历;
4、 具备较强的技术判断力与决策能力;
5、 具有良好的协作意识和团队精神,责任心强。
1、 负责核心模块/子系统/技术专项的规划与设计,涵盖目标设定及方案、架构和整体设计工作。
2、 主导数字IP的技术规格制定,完成IP的SPEC撰写;
3、 组织并推进数字IP层级的电路设计及开发交付任务;
4、 承担数字IP相关数据手册的技术文档编写与版本更新工作。
岗位要求
1、 本科及以上学历,具备八年以上ASIC设计工作经验;
2、 深入掌握芯片研发流程,熟悉RTL综合、STA时序分析、Power功耗分析与优化,了解电路物理实现过程,拥有多个芯片项目完整开发周期经验,并具备解决复杂技术问题的能力;
3、 精通至少一项复杂IP协议(PCIE/ETH/AMBA总线/ARM/RISC-V/DDR/MIPI/NOC/SERDES等),并具备实际IP设计与开发经历;
4、 具备较强的技术判断力与决策能力;
5、 具有良好的协作意识和团队精神,责任心强。
2026-05-15 13:23
IP属地:上海
职位福利
本科5-10年FPGA开发电路设计芯片设计ARM开发

苏州异格技术有限公司
天使轮 · 100-499人

工作地址

鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为,请立即向鱼泡直聘投诉举报投诉举报 >

附近适合您的职位
高级芯片系统设计工程师
3-6万元/月
数字前端设计师5-10年硕士高速总线协议x86RISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验ARM
上海 浦东新区

蒋女士 · 智辰半导体5日内活跃
SoC设计工程师
1.5-2.5万元/月
数字前端设计师1-3年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
上海 浦东新区

蒋女士 · 智辰半导体5日内活跃
asic设计工程师
2-4万元/月
数字前端设计师3-5年本科ASIC5年以上数字前端设计经验前端EDA工具SoCIP3-5年数字前端设计经验高速接口CPUVerilog/System VerilogPCIERTL有数字前端设计师经验
上海 浦东新区

肖女士 · 启芯领航5日内活跃
asic设计工程师
2.5-5万元/月
数字前端设计师5-10年本科ASIC5年以上数字前端设计经验前端EDA工具SoCIP3-5年数字前端设计经验高速接口CPUVerilog/System VerilogPCIERTL有数字前端设计师经验
上海 浦东新区

肖女士 · 启芯领航5日内活跃
SoC设计工程师
2-4万元/月
数字前端设计师3-5年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
上海 浦东新区

蒋女士 · 智辰半导体5日内活跃
数字IP设计工程师
2.5-4万元/月
数字前端设计师3-5年本科DDRSERDESVerilog3-5年数字前端设计经验高速接口Verilog/System Verilogpcie有数字前端设计师经验
上海 浦东新区

邵女士 · 异格技术5日内活跃
SOC设计工程师(上海/南京可选办公)
2.5-4万元/月
数字前端设计师3-5年本科DSPSoCRISC-VCPU英文读写能力量产经验Verilog/System Verilog有数字前端设计师经验ASIC高速总线协议VHDLShell5年以上数字前端设计经验
上海 浦东新区
数字IP设计工程师
2.5-4万元/月
数字前端设计师3-5年本科SERDES3-5年数字前端设计经验高速接口Verilog/System Verilog有数字前端设计师经验
上海 浦东新区

邵女士 · 异格技术5日内活跃


