成都·武侯区
职位详情
岗位职责：
1、负责Verilog/ VHDL解析器、网表生成模块及仿真工具的开发与实现；
2、承担EDA工具中综合软件、图形化界面设计及相关仿真功能模块的研发工作；
3、参与项目整体规划与执行，开展需求分析及软件架构设计；
4、编写对应的设计文档和技术输出资料。
任职资格：
1、熟悉Verilog/ VHDL设计流程，具备扎实的C++编程能力；
2、有EDA工具开发经历者优先考虑；
3、具备良好的沟通表达能力和团队合作意识；
4、计算机、电子工程、通信、软件工程、自动化、数学等相关专业硕士及以上学位。
福利：周末双休、缴纳“六险一金”、双线晋升、岗前专业培训、出差补贴、传统节假日及生日津贴、婚嫁礼金、年终奖金、绩效奖金、优秀员工旅游机会等奖励机制。
1、负责Verilog/ VHDL解析器、网表生成模块及仿真工具的开发与实现；
2、承担EDA工具中综合软件、图形化界面设计及相关仿真功能模块的研发工作；
3、参与项目整体规划与执行，开展需求分析及软件架构设计；
4、编写对应的设计文档和技术输出资料。
任职资格：
1、熟悉Verilog/ VHDL设计流程，具备扎实的C++编程能力；
2、有EDA工具开发经历者优先考虑；
3、具备良好的沟通表达能力和团队合作意识；
4、计算机、电子工程、通信、软件工程、自动化、数学等相关专业硕士及以上学位。
福利：周末双休、缴纳“六险一金”、双线晋升、岗前专业培训、出差补贴、传统节假日及生日津贴、婚嫁礼金、年终奖金、绩效奖金、优秀员工旅游机会等奖励机制。
2026-05-17 12:47
IP属地：四川成都
职位福利
本科1-3年VHDLVerilog
成都迪真计算机科技有限公司
未融资 · 100-499人
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