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【职位亮点】
1. 聚焦硬件底层架构：主导IO模块间通信机制的核心设计，你的方案将直接影响产品在实时响应与系统稳定性方面的表现。
2. 接触多元工业接口：深入实践SPI、CAN、RS-485、LVDS等典型工业通信协议，构建高可靠性、强抗干扰能力的数据传输通路。
3. 全周期技术锻炼：覆盖协议规划、RTL编码、板级验证到系统联调的完整流程，提供闭环式硬件开发历练，加速提升实际问题解决能力。
主要职责：
1. 设计与实现：承担工业从站IO模块中FPGA逻辑的方案设计、代码编写（VHDL/Verilog）、功能仿真、综合优化以及时序约束设定。
2. 通信协议开发：核心工作为基于SPI、CAN、RS-485、LVDS等物理层接口，完成模块间板级通信协议的设计、实现与性能优化，涵盖数据帧结构定义、同步策略、差错控制（CRC校验、重传机制）、多节点仲裁及管理逻辑。
3. 接口驱动开发：实现FPGA与各类外围芯片（如ADC/DAC、隔离器件、CAN控制器、PHY芯片等）之间的接口逻辑，并进行时序调整与性能提升。
4. 板级调试与测试：熟练运用示波器、逻辑分析仪等设备开展信号完整性评估，精准定位并解决通信链路中的时序偏差、电磁干扰及稳定性隐患。
5. 文档撰写：编制完整的设计说明、通信协议文档和测试报告，为生产制造与后续测试环节提供技术支持依据。
6. 协作与支持：与硬件工程师协同推进PCB布局前的信号完整性预判，联合嵌入式软件团队明确软硬件交互接口规范，保障系统高效集成。
任职要求（硬性技能）：
1. 学历与经验：电子工程、通信、自动化等相关专业本科及以上学历，具备3-5年及以上FPGA开发经历，有独立主导通信接口模块全流程开发的项目实例。
2. 语言与工具：
熟练掌握 VHDL 或 Verilog 硬件描述语言。
能熟练操作主流FPGA开发环境（Xilinx Vivado 或 Intel Quartus Prime 或国产同类工具）完成设计输入、仿真验证与调试分析。
协议与接口经验（核心）：需具备以下多项或至少一项实际经验：
SPI：熟悉SPI主从模式配置、多从设备管理、全双工或半双工通信的实际应用案例。
LVDS：具有LVDS高速串行/解串（SerDes）设计经历，理解通道绑定、时钟恢复等关键技术点。
RS-485：具备基于RS-485搭建多节点、半双工通信协议（如类Modbus自定义协议）的实践经验，掌握总线仲裁与冲突规避方法。
CAN：有实现CAN控制器逻辑或深度对接外部CAN控制器模块者优先考虑。
3. 专业技能：
深刻理解FPGA时序约束原理与静态时序分析（STA）流程，可独立达成时序收敛目标。
具备扎实的板级调试能力，能够通过波形分析准确识别硬件问题根源。
掌握数字电路基本设计方法，包括跨时钟域处理（CDC）、状态机设计、FIFO应用等关键知识点。
1. 聚焦硬件底层架构：主导IO模块间通信机制的核心设计，你的方案将直接影响产品在实时响应与系统稳定性方面的表现。
2. 接触多元工业接口：深入实践SPI、CAN、RS-485、LVDS等典型工业通信协议，构建高可靠性、强抗干扰能力的数据传输通路。
3. 全周期技术锻炼：覆盖协议规划、RTL编码、板级验证到系统联调的完整流程，提供闭环式硬件开发历练，加速提升实际问题解决能力。
主要职责：
1. 设计与实现：承担工业从站IO模块中FPGA逻辑的方案设计、代码编写（VHDL/Verilog）、功能仿真、综合优化以及时序约束设定。
2. 通信协议开发：核心工作为基于SPI、CAN、RS-485、LVDS等物理层接口，完成模块间板级通信协议的设计、实现与性能优化，涵盖数据帧结构定义、同步策略、差错控制（CRC校验、重传机制）、多节点仲裁及管理逻辑。
3. 接口驱动开发：实现FPGA与各类外围芯片（如ADC/DAC、隔离器件、CAN控制器、PHY芯片等）之间的接口逻辑，并进行时序调整与性能提升。
4. 板级调试与测试：熟练运用示波器、逻辑分析仪等设备开展信号完整性评估，精准定位并解决通信链路中的时序偏差、电磁干扰及稳定性隐患。
5. 文档撰写：编制完整的设计说明、通信协议文档和测试报告，为生产制造与后续测试环节提供技术支持依据。
6. 协作与支持：与硬件工程师协同推进PCB布局前的信号完整性预判，联合嵌入式软件团队明确软硬件交互接口规范，保障系统高效集成。
任职要求（硬性技能）：
1. 学历与经验：电子工程、通信、自动化等相关专业本科及以上学历，具备3-5年及以上FPGA开发经历，有独立主导通信接口模块全流程开发的项目实例。
2. 语言与工具：
熟练掌握 VHDL 或 Verilog 硬件描述语言。
能熟练操作主流FPGA开发环境（Xilinx Vivado 或 Intel Quartus Prime 或国产同类工具）完成设计输入、仿真验证与调试分析。
协议与接口经验（核心）：需具备以下多项或至少一项实际经验：
SPI：熟悉SPI主从模式配置、多从设备管理、全双工或半双工通信的实际应用案例。
LVDS：具有LVDS高速串行/解串（SerDes）设计经历，理解通道绑定、时钟恢复等关键技术点。
RS-485：具备基于RS-485搭建多节点、半双工通信协议（如类Modbus自定义协议）的实践经验，掌握总线仲裁与冲突规避方法。
CAN：有实现CAN控制器逻辑或深度对接外部CAN控制器模块者优先考虑。
3. 专业技能：
深刻理解FPGA时序约束原理与静态时序分析（STA）流程，可独立达成时序收敛目标。
具备扎实的板级调试能力，能够通过波形分析准确识别硬件问题根源。
掌握数字电路基本设计方法，包括跨时钟域处理（CDC）、状态机设计、FIFO应用等关键知识点。
2026-06-16 14:15
IP属地：广东深圳
职位福利
本科3-5年RS-485CANVHDL微电子/电子工程相关专业Intel Quartus PrimeVivadoVerilogFPGA开发/验证经验LVDSSPI
深圳吉阳智能科技有限公司
未融资 · 1000-9999人
工作地址
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