苏州
职位详情
岗位职责
1、 参与数字IP的规格制定；
2、 负责IP中模块级别的文档撰写、RTL设计及相应验证任务；
3、 负责IP模块层级的性能、功耗、面积（PPA）优化工作；
4、 配合验证团队，共同推进模块级和顶层级的验证流程。
岗位要求
1、 本科及以上学历，具备两年以上ASIC设计背景，了解数字IC设计全流程；
2、 熟练运用Verilog进行RTL编码，熟练操作EDA工具，具备独立处理技术问题的能力；
3、 具备Verilog代码在性能、功耗、面积方面的优化经验；
4、 熟悉Linux操作系统，掌握至少一种脚本语言（如Python/shell/tcl/perl等）；
5、 有复杂IP开发经历（如PCIE/ETH/DDR/SERDES等）者优先；
6、 具备良好的沟通能力与团队协作意识。
1、 参与数字IP的规格制定；
2、 负责IP中模块级别的文档撰写、RTL设计及相应验证任务；
3、 负责IP模块层级的性能、功耗、面积（PPA）优化工作；
4、 配合验证团队，共同推进模块级和顶层级的验证流程。
岗位要求
1、 本科及以上学历，具备两年以上ASIC设计背景，了解数字IC设计全流程；
2、 熟练运用Verilog进行RTL编码，熟练操作EDA工具，具备独立处理技术问题的能力；
3、 具备Verilog代码在性能、功耗、面积方面的优化经验；
4、 熟悉Linux操作系统，掌握至少一种脚本语言（如Python/shell/tcl/perl等）；
5、 有复杂IP开发经历（如PCIE/ETH/DDR/SERDES等）者优先；
6、 具备良好的沟通能力与团队协作意识。
2026-05-22 13:09
IP属地：江苏苏州
职位福利
本科3-5年DDRSERDESVerilogEMAC芯片设计
苏州异格技术有限公司
天使轮 · 100-499人
工作地址
鱼泡安全保障
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