浦东新区
职位详情
岗位职责：
参与MIMICPCIeGen6speedbridge的架构规划、仿真验证及MIMIC测试工作。
参与PCIeGen5EP/RPIP的架构设计、仿真验证、FPGA测试、回归测试及覆盖率优化。
负责MIMICPCIeGen6speedbridge与PCIeGen5EP/RPIP的客户技术支持。
承担PCIeGen5EP、USB3.1/3.0/2.0host/devicespeedbridge的客户应用支持任务。
参与USBIP相关客户问题的分析与解决。
1）ASIC设计工程师：
1，具备3年以上ASIC设计相关经验
2，电子类专业本科或硕士学历
3，熟练掌握Verilog，了解SystemVerilog
4，具有扎实的RTL代码开发能力
5，具备PCIE或UCIE相关硬件RTL开发背景
6，有综合及静态时序分析经验者优先考虑
7，熟悉代码审查与形式化验证流程
8，熟悉PCIE/UCIE/USB/DDR/Ethernet等高速接口协议规范
9，具备FPGA原型验证或硬件加速仿真经验者优先
10，具备良好的沟通协作与问题处理能力
参与MIMICPCIeGen6speedbridge的架构规划、仿真验证及MIMIC测试工作。
参与PCIeGen5EP/RPIP的架构设计、仿真验证、FPGA测试、回归测试及覆盖率优化。
负责MIMICPCIeGen6speedbridge与PCIeGen5EP/RPIP的客户技术支持。
承担PCIeGen5EP、USB3.1/3.0/2.0host/devicespeedbridge的客户应用支持任务。
参与USBIP相关客户问题的分析与解决。
1）ASIC设计工程师：
1，具备3年以上ASIC设计相关经验
2，电子类专业本科或硕士学历
3，熟练掌握Verilog，了解SystemVerilog
4，具有扎实的RTL代码开发能力
5，具备PCIE或UCIE相关硬件RTL开发背景
6，有综合及静态时序分析经验者优先考虑
7，熟悉代码审查与形式化验证流程
8，熟悉PCIE/UCIE/USB/DDR/Ethernet等高速接口协议规范
9，具备FPGA原型验证或硬件加速仿真经验者优先
10，具备良好的沟通协作与问题处理能力
2026-05-23 13:41
IP属地：上海
职位福利
本科5-10年ASIC5年以上数字前端设计经验前端EDA工具SoCIP3-5年数字前端设计经验高速接口CPUVerilog/System VerilogPCIERTL有数字前端设计师经验
上海启芯领航半导体有限公司
A轮 · 100-499人
鱼泡安全保障
如遇到办证收费、刷单、传销、诱导买车等违规行为，请立即向鱼泡直聘投诉举报投诉举报 >
附近适合您的职位
数字IP设计工程师
2.5-4万元/月
数字前端设计师3-5年本科SERDES3-5年数字前端设计经验高速接口Verilog/System Verilog有数字前端设计师经验
上海 浦东新区
邵女士 · 异格技术5日内活跃
SoC设计工程师
1.5-2.5万元/月
数字前端设计师1-3年硕士高速总线协议SoCRISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验
上海 浦东新区
蒋女士 · 智辰半导体5日内活跃
高级芯片系统设计工程师
3-6万元/月
数字前端设计师5-10年硕士高速总线协议x86RISC-V3-5年数字前端设计经验Verilog/System Verilog成功流片经验有数字前端设计师经验ARM
上海 浦东新区
蒋女士 · 智辰半导体5日内活跃
asic设计工程师
2-4万元/月
数字前端设计师3-5年本科ASIC5年以上数字前端设计经验前端EDA工具SoCIP3-5年数字前端设计经验高速接口CPUVerilog/System VerilogPCIERTL有数字前端设计师经验
上海 浦东新区
肖女士 · 启芯领航5日内活跃
收藏职位
